JP3500026B2 - データ変調装置、及びデータ変調方法 - Google Patents
データ変調装置、及びデータ変調方法Info
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- JP3500026B2 JP3500026B2 JP01284397A JP1284397A JP3500026B2 JP 3500026 B2 JP3500026 B2 JP 3500026B2 JP 01284397 A JP01284397 A JP 01284397A JP 1284397 A JP1284397 A JP 1284397A JP 3500026 B2 JP3500026 B2 JP 3500026B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/005—Reproducing at a different information rate from the information rate of recording
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＣＤ−Ｒ
ＯＭ装置等の情報供給源から入力した音声、画像等のデ
ィジタル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数であ
り、Ｍは２以上）倍速データを、リアルタイムでｎ倍速
データに変調し、変調後のｎ倍速データを出力すること
ができるデータ変調装置、及びデータ変調方法に関す
る。
ＯＭ装置等の情報供給源から入力した音声、画像等のデ
ィジタル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数であ
り、Ｍは２以上）倍速データを、リアルタイムでｎ倍速
データに変調し、変調後のｎ倍速データを出力すること
ができるデータ変調装置、及びデータ変調方法に関す
る。
【０００２】
【従来の技術】最近時、例えばＣＤ（Compact Disc）や
ＣＤ−ＲＯＭなどの情報記憶媒体に記憶された音声、画
像等のディジタルデータを再生する情報再生装置が急速
に普及している。
ＣＤ−ＲＯＭなどの情報記憶媒体に記憶された音声、画
像等のディジタルデータを再生する情報再生装置が急速
に普及している。
【０００３】このうち、例えばＣＤ−ＲＯＭに記憶され
たディジタルデータを再生するＣＤ−ＲＯＭ装置にあっ
ては、マルチメディアソフトの音楽や動画等を滑らかに
再生したいという要望に答えるために、データ転送速度
の高速化が推進されている。このデータ転送速度の高速
化は、音楽用ＣＤプレーヤのデータ転送速度である１５
０Ｋバイト／秒を標準速として、この標準速に対して整
数倍のデータ転送速度となる如く達成される。
たディジタルデータを再生するＣＤ−ＲＯＭ装置にあっ
ては、マルチメディアソフトの音楽や動画等を滑らかに
再生したいという要望に答えるために、データ転送速度
の高速化が推進されている。このデータ転送速度の高速
化は、音楽用ＣＤプレーヤのデータ転送速度である１５
０Ｋバイト／秒を標準速として、この標準速に対して整
数倍のデータ転送速度となる如く達成される。
【０００４】ところで、上述の如くデータ転送速度の高
速化が日々推進されている状況下では、例えば、２倍
速、３倍速、４倍速、６倍速、８倍速、又は９倍速な
ど、相互に異なる倍速モードでディジタルデータをそれ
ぞれ再生する複数規格のＣＤ−ＲＯＭ装置が市場に混在
することとなる。
速化が日々推進されている状況下では、例えば、２倍
速、３倍速、４倍速、６倍速、８倍速、又は９倍速な
ど、相互に異なる倍速モードでディジタルデータをそれ
ぞれ再生する複数規格のＣＤ−ＲＯＭ装置が市場に混在
することとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、相互に
異なる倍速モードを呈する複数規格のＣＤ−ＲＯＭ装置
が市場に混在する状況下では、例えば２倍速、３倍速、
４倍速、又は８倍速等の、あるＣＤ−ＲＯＭ装置に固有
の倍速モードで再生されて所定のデータ転送速度で送信
されたディジタルデータを、例えば画像再生装置などの
受信側で受信することができない事態を生じるおそれが
あるという解決すべき課題があった。
異なる倍速モードを呈する複数規格のＣＤ−ＲＯＭ装置
が市場に混在する状況下では、例えば２倍速、３倍速、
４倍速、又は８倍速等の、あるＣＤ−ＲＯＭ装置に固有
の倍速モードで再生されて所定のデータ転送速度で送信
されたディジタルデータを、例えば画像再生装置などの
受信側で受信することができない事態を生じるおそれが
あるという解決すべき課題があった。
【０００６】上述した事態は、受信側におけるデータ転
送速度と送信側におけるデータ転送速度とが一致してい
ない場合に生じるのであるが、このため、ＣＤ−ＲＯＭ
装置の使用者は、自身が使用するＣＤ−ＲＯＭ装置の倍
速モードに対応する転送速度でディジタルデータを受信
可能な受信側装置を用意しなければならないばかりでな
く、例えば、送信側装置としてのＣＤ−ＲＯＭ装置と、
受信側装置としての画像再生装置とを組み合わせて画像
再生システムを一旦構築した後に、倍速モードが異なる
送信側装置を新規に導入するなど、システムの拡張を図
る上でも不利益を生じることとなっていた。
送速度と送信側におけるデータ転送速度とが一致してい
ない場合に生じるのであるが、このため、ＣＤ−ＲＯＭ
装置の使用者は、自身が使用するＣＤ−ＲＯＭ装置の倍
速モードに対応する転送速度でディジタルデータを受信
可能な受信側装置を用意しなければならないばかりでな
く、例えば、送信側装置としてのＣＤ−ＲＯＭ装置と、
受信側装置としての画像再生装置とを組み合わせて画像
再生システムを一旦構築した後に、倍速モードが異なる
送信側装置を新規に導入するなど、システムの拡張を図
る上でも不利益を生じることとなっていた。
【０００７】本発明は、上記した実情に鑑みてなされた
ものであり、複数に分割されたＭ・ｎ倍速データをそれ
ぞれ蓄積する複数のシフトレジスタにおいて、変調対象
となる分割されたＭ・ｎ倍速データを入力してから、変
調後のｎ倍速データを出力するまでに要する時間を、Ｍ
・ｎ倍速フレームクロックの１周期以内に設定すること
により、Ｍ・ｎ倍速データが分割されて複数のシフトレ
ジスタの各々へ順次入力された場合であっても、複数の
シフトレジスタにおける各々の蓄積データに対し、オー
バーフローを生じさせることなく変調処理を施し、変調
後のｎ倍速データを順次出力することができるデータ変
調装置、及びデータ変調方法を提供することを課題とす
る。
ものであり、複数に分割されたＭ・ｎ倍速データをそれ
ぞれ蓄積する複数のシフトレジスタにおいて、変調対象
となる分割されたＭ・ｎ倍速データを入力してから、変
調後のｎ倍速データを出力するまでに要する時間を、Ｍ
・ｎ倍速フレームクロックの１周期以内に設定すること
により、Ｍ・ｎ倍速データが分割されて複数のシフトレ
ジスタの各々へ順次入力された場合であっても、複数の
シフトレジスタにおける各々の蓄積データに対し、オー
バーフローを生じさせることなく変調処理を施し、変調
後のｎ倍速データを順次出力することができるデータ変
調装置、及びデータ変調方法を提供することを課題とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、情報供給源から順次送出される
ディジタル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数で
あり、Ｍは２以上）倍速データを、Ｍ・ｎ倍速サンプリ
ングクロックに同期して入力する入力ポートと、Ｍ・ｎ
倍速フレームクロックの所定周期内において、それぞれ
が時間軸上で相互に重ならないこと、及び空き時間を生
じないことを考慮してＭ・ｎ倍速サンプリングクロック
を複数に分配する如くあらかじめ設定された複数の第１
タイミングクロックにそれぞれ同期するとともに、Ｍ・
ｎ倍速サンプリングクロックに同期して、前記入力ポー
トを介してＭ・ｎ倍速データを複数に分割してそれぞれ
入力し、当該分割して入力したＭ・ｎ倍速データを各々
蓄積する一方、それぞれが時間軸上で相互に重ならない
こと、及び空き時間を生じないことを考慮してｎ倍速サ
ンプリングクロックを複数に分配する如くあらかじめ設
定された複数の第２タイミングクロックにそれぞれ同期
するとともに、ｎ倍速サンプリングクロックに同期し
て、前記各々に蓄積されたＭ・ｎ倍速データを、ｎ倍速
データに変調してそれぞれ出力する複数のシフトレジス
タと、当該複数のシフトレジスタからそれぞれ出力され
たｎ倍速データを各々出力する出力ポートと、を備え、
前記複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ
倍速データを入力してから、変調後のｎ倍速データを出
力するまでに要する時間は、Ｍ・ｎ倍速フレームクロッ
クの１周期以内に設定されていることを要旨とする。
に、請求項１の発明は、情報供給源から順次送出される
ディジタル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数で
あり、Ｍは２以上）倍速データを、Ｍ・ｎ倍速サンプリ
ングクロックに同期して入力する入力ポートと、Ｍ・ｎ
倍速フレームクロックの所定周期内において、それぞれ
が時間軸上で相互に重ならないこと、及び空き時間を生
じないことを考慮してＭ・ｎ倍速サンプリングクロック
を複数に分配する如くあらかじめ設定された複数の第１
タイミングクロックにそれぞれ同期するとともに、Ｍ・
ｎ倍速サンプリングクロックに同期して、前記入力ポー
トを介してＭ・ｎ倍速データを複数に分割してそれぞれ
入力し、当該分割して入力したＭ・ｎ倍速データを各々
蓄積する一方、それぞれが時間軸上で相互に重ならない
こと、及び空き時間を生じないことを考慮してｎ倍速サ
ンプリングクロックを複数に分配する如くあらかじめ設
定された複数の第２タイミングクロックにそれぞれ同期
するとともに、ｎ倍速サンプリングクロックに同期し
て、前記各々に蓄積されたＭ・ｎ倍速データを、ｎ倍速
データに変調してそれぞれ出力する複数のシフトレジス
タと、当該複数のシフトレジスタからそれぞれ出力され
たｎ倍速データを各々出力する出力ポートと、を備え、
前記複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ
倍速データを入力してから、変調後のｎ倍速データを出
力するまでに要する時間は、Ｍ・ｎ倍速フレームクロッ
クの１周期以内に設定されていることを要旨とする。
【０００９】請求項１の発明によれば、まず、複数のシ
フトレジスタは、Ｍ・ｎ倍速フレームクロックの所定周
期内において、それぞれが時間軸上で相互に重ならない
こと、及び空き時間を生じないことを考慮してＭ・ｎ倍
速サンプリングクロックを複数に分配する如くあらかじ
め設定された複数の第１タイミングクロックにそれぞれ
同期するとともに、Ｍ・ｎ倍速サンプリングクロックに
同期して、入力ポートを介してＭ・ｎ倍速データを複数
に分割してそれぞれ入力し、この分割して入力した分割
データを各々蓄積する一方、それぞれが時間軸上で相互
に重ならないこと、及び空き時間を生じないことを考慮
してｎ倍速サンプリングクロックを複数に分配する如く
あらかじめ設定された複数の第２タイミングクロックに
それぞれ同期するとともに、ｎ倍速サンプリングクロッ
クに同期して、前記各々に蓄積されたＭ・ｎ倍速データ
を、ｎ倍速データに変調してそれぞれの出力ポートを介
して出力する。ここで、複数のシフトレジスタのそれぞ
れにおいて、Ｍ・ｎ倍速データを入力してから、変調後
のｎ倍速データを出力するまでに要する時間は、Ｍ・ｎ
倍速フレームクロックの１周期以内に設定されているの
で、Ｍ・ｎ倍速データが分割されて複数のシフトレジス
タの各々へ順次入力された場合であっても、複数のシフ
トレジスタにおける各々の蓄積データに対し、オーバー
フローを生じさせることなく変調処理を施し、変調後の
ｎ倍速データを順次出力することができ、この結果、簡
易な回路構成をもって、大容量のバッファメモリを必要
とすることなしに、リアルタイムなデータ変調処理を実
現することができる。
フトレジスタは、Ｍ・ｎ倍速フレームクロックの所定周
期内において、それぞれが時間軸上で相互に重ならない
こと、及び空き時間を生じないことを考慮してＭ・ｎ倍
速サンプリングクロックを複数に分配する如くあらかじ
め設定された複数の第１タイミングクロックにそれぞれ
同期するとともに、Ｍ・ｎ倍速サンプリングクロックに
同期して、入力ポートを介してＭ・ｎ倍速データを複数
に分割してそれぞれ入力し、この分割して入力した分割
データを各々蓄積する一方、それぞれが時間軸上で相互
に重ならないこと、及び空き時間を生じないことを考慮
してｎ倍速サンプリングクロックを複数に分配する如く
あらかじめ設定された複数の第２タイミングクロックに
それぞれ同期するとともに、ｎ倍速サンプリングクロッ
クに同期して、前記各々に蓄積されたＭ・ｎ倍速データ
を、ｎ倍速データに変調してそれぞれの出力ポートを介
して出力する。ここで、複数のシフトレジスタのそれぞ
れにおいて、Ｍ・ｎ倍速データを入力してから、変調後
のｎ倍速データを出力するまでに要する時間は、Ｍ・ｎ
倍速フレームクロックの１周期以内に設定されているの
で、Ｍ・ｎ倍速データが分割されて複数のシフトレジス
タの各々へ順次入力された場合であっても、複数のシフ
トレジスタにおける各々の蓄積データに対し、オーバー
フローを生じさせることなく変調処理を施し、変調後の
ｎ倍速データを順次出力することができ、この結果、簡
易な回路構成をもって、大容量のバッファメモリを必要
とすることなしに、リアルタイムなデータ変調処理を実
現することができる。
【００１０】また、請求項２の発明は、前記出力ポート
を介して複数のシフトレジスタからそれぞれ出力された
複数のｎ倍速データに対して論理和演算を行い、当該演
算結果を出力する論理和回路をさらに備えてなることを
要旨とする。
を介して複数のシフトレジスタからそれぞれ出力された
複数のｎ倍速データに対して論理和演算を行い、当該演
算結果を出力する論理和回路をさらに備えてなることを
要旨とする。
【００１１】請求項２の発明によれば、論理和回路は、
出力ポートを介して複数のシフトレジスタからそれぞれ
出力された複数のｎ倍速データに対して論理和演算を行
い、この演算結果を出力する。
出力ポートを介して複数のシフトレジスタからそれぞれ
出力された複数のｎ倍速データに対して論理和演算を行
い、この演算結果を出力する。
【００１２】さらに、請求項３の発明は、情報供給源か
ら順次送出されるディジタル形態のＭ・ｎ（ただし、
Ｍ、ｎは共に整数であり、Ｍは２以上）倍速データを、
ｎ倍速データに変調するデータ変調方法であって、Ｍ・
ｎ倍速フレームクロックの所定周期内において、それぞ
れが時間軸上で相互に重ならないこと、及び空き時間を
生じないことを考慮してＭ・ｎ倍速サンプリングクロッ
クを複数に分配する如くあらかじめ設定された複数の第
１タイミングクロックにそれぞれ同期するとともに、Ｍ
・ｎ倍速サンプリングクロックに同期して、前記情報供
給源から順次送出されるＭ・ｎ倍速データを複数に分割
してそれぞれ入力し、当該分割して入力したＭ・ｎ倍速
データを各々蓄積する一方、それぞれが時間軸上で相互
に重ならないこと、及び空き時間を生じないことを考慮
してｎ倍速サンプリングクロックを複数に分配する如く
あらかじめ設定された複数の第２タイミングクロックに
それぞれ同期するとともに、ｎ倍速サンプリングクロッ
クに同期して、前記各々に蓄積されたＭ・ｎ倍速データ
を、ｎ倍速データに変調してそれぞれ出力し、Ｍ・ｎ倍
速データを入力してから、変調後のｎ倍速データを出力
するまでに要する時間は、Ｍ・ｎ倍速フレームクロック
の１周期以内に設定されていることを要旨とする。
ら順次送出されるディジタル形態のＭ・ｎ（ただし、
Ｍ、ｎは共に整数であり、Ｍは２以上）倍速データを、
ｎ倍速データに変調するデータ変調方法であって、Ｍ・
ｎ倍速フレームクロックの所定周期内において、それぞ
れが時間軸上で相互に重ならないこと、及び空き時間を
生じないことを考慮してＭ・ｎ倍速サンプリングクロッ
クを複数に分配する如くあらかじめ設定された複数の第
１タイミングクロックにそれぞれ同期するとともに、Ｍ
・ｎ倍速サンプリングクロックに同期して、前記情報供
給源から順次送出されるＭ・ｎ倍速データを複数に分割
してそれぞれ入力し、当該分割して入力したＭ・ｎ倍速
データを各々蓄積する一方、それぞれが時間軸上で相互
に重ならないこと、及び空き時間を生じないことを考慮
してｎ倍速サンプリングクロックを複数に分配する如く
あらかじめ設定された複数の第２タイミングクロックに
それぞれ同期するとともに、ｎ倍速サンプリングクロッ
クに同期して、前記各々に蓄積されたＭ・ｎ倍速データ
を、ｎ倍速データに変調してそれぞれ出力し、Ｍ・ｎ倍
速データを入力してから、変調後のｎ倍速データを出力
するまでに要する時間は、Ｍ・ｎ倍速フレームクロック
の１周期以内に設定されていることを要旨とする。
【００１３】請求項３の発明によれば、まず、Ｍ・ｎ倍
速フレームクロックの所定周期内において、それぞれが
時間軸上で相互に重ならないこと、及び空き時間を生じ
ないことを考慮してＭ・ｎ倍速サンプリングクロックを
複数に分配する如くあらかじめ設定された複数の第１タ
イミングクロックにそれぞれ同期するとともに、Ｍ・ｎ
倍速サンプリングクロックに同期して、入力ポートを介
してＭ・ｎ倍速データを複数に分割してそれぞれ入力
し、この分割して入力した分割データを各々蓄積する。
一方、それぞれが時間軸上で相互に重ならないこと、及
び空き時間を生じないことを考慮してｎ倍速サンプリン
グクロックを複数に分配する如くあらかじめ設定された
複数の第２タイミングクロックにそれぞれ同期するとと
もに、ｎ倍速サンプリングクロックに同期して、前記各
々に蓄積されたＭ・ｎ倍速データを、ｎ倍速データに変
調してそれぞれの出力ポートを介して出力する。ここ
で、複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ
倍速データを入力してから、変調後のｎ倍速データを出
力するまでに要する時間は、Ｍ・ｎ倍速フレームクロッ
クの１周期以内に設定されているので、請求項１に記載
の発明と同様に、Ｍ・ｎ倍速データが分割されて複数の
シフトレジスタの各々へ順次入力された場合であって
も、複数のシフトレジスタにおける各々の蓄積データに
対し、オーバーフローを生じさせることなく変調処理を
施し、変調後のｎ倍速データを順次出力することがで
き、この結果、簡易な回路構成をもって、大容量のバッ
ファメモリを必要とすることなしに、リアルタイムなデ
ータ変調処理を実現することができる。
速フレームクロックの所定周期内において、それぞれが
時間軸上で相互に重ならないこと、及び空き時間を生じ
ないことを考慮してＭ・ｎ倍速サンプリングクロックを
複数に分配する如くあらかじめ設定された複数の第１タ
イミングクロックにそれぞれ同期するとともに、Ｍ・ｎ
倍速サンプリングクロックに同期して、入力ポートを介
してＭ・ｎ倍速データを複数に分割してそれぞれ入力
し、この分割して入力した分割データを各々蓄積する。
一方、それぞれが時間軸上で相互に重ならないこと、及
び空き時間を生じないことを考慮してｎ倍速サンプリン
グクロックを複数に分配する如くあらかじめ設定された
複数の第２タイミングクロックにそれぞれ同期するとと
もに、ｎ倍速サンプリングクロックに同期して、前記各
々に蓄積されたＭ・ｎ倍速データを、ｎ倍速データに変
調してそれぞれの出力ポートを介して出力する。ここ
で、複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ
倍速データを入力してから、変調後のｎ倍速データを出
力するまでに要する時間は、Ｍ・ｎ倍速フレームクロッ
クの１周期以内に設定されているので、請求項１に記載
の発明と同様に、Ｍ・ｎ倍速データが分割されて複数の
シフトレジスタの各々へ順次入力された場合であって
も、複数のシフトレジスタにおける各々の蓄積データに
対し、オーバーフローを生じさせることなく変調処理を
施し、変調後のｎ倍速データを順次出力することがで
き、この結果、簡易な回路構成をもって、大容量のバッ
ファメモリを必要とすることなしに、リアルタイムなデ
ータ変調処理を実現することができる。
【００１４】そして、請求項４の発明は、前記変調後の
ｎ倍速データに対して論理和演算を行い、当該演算結果
を出力することを要旨とする。
ｎ倍速データに対して論理和演算を行い、当該演算結果
を出力することを要旨とする。
【００１５】請求項４の発明によれば、変調後のｎ倍速
データに対して論理和演算を行い、この演算結果を出力
する。
データに対して論理和演算を行い、この演算結果を出力
する。
【００１６】
【発明の実施の形態】以下に、本発明に係るデータ変調
装置、及びデータ変調方法の一実施形態について、図に
基づいて詳細に説明する。
装置、及びデータ変調方法の一実施形態について、図に
基づいて詳細に説明する。
【００１７】図１は、本発明に係るデータ変調装置の概
略ブロック構成図、図２は、本発明に係るデータ変調装
置の内部構成を表すブロック構成図、図３は、本発明に
係るデータ変調装置の動作説明に供するタイミングチャ
ート図である。
略ブロック構成図、図２は、本発明に係るデータ変調装
置の内部構成を表すブロック構成図、図３は、本発明に
係るデータ変調装置の動作説明に供するタイミングチャ
ート図である。
【００１８】本発明に係るデータ変調装置１は、図１に
示すように、左右（ＬＲ）２チャンネル構成のステレオ
信号を交互に含むＭ・ｎ（ただし、Ｍ、ｎは共に整数で
あり、Ｍは２以上）倍速データＤＡＴＡ／ＬＲを入力す
る１つの入力ポート２と、左右２チャンネルのｎ倍速デ
ータＤＡＴＡ／Ｌｃｈ、ＤＡＴＡ／Ｒｃｈをそれぞれ分
離して出力する１対の第１、第２出力ポート４ａ，４ｂ
とを備え、例えば、２倍速のＣＤ−ＲＯＭ装置から順次
送出される左右２チャンネル構成の２倍速データＤＡＴ
Ａ／ＬＲを、左右２チャンネル毎にそれぞれ分離して２
系統の標準速データＤＡＴＡ／Ｌｃｈ、及びＤＡＴＡ／
Ｒｃｈへリアルタイムで変調する機能を備えている。
示すように、左右（ＬＲ）２チャンネル構成のステレオ
信号を交互に含むＭ・ｎ（ただし、Ｍ、ｎは共に整数で
あり、Ｍは２以上）倍速データＤＡＴＡ／ＬＲを入力す
る１つの入力ポート２と、左右２チャンネルのｎ倍速デ
ータＤＡＴＡ／Ｌｃｈ、ＤＡＴＡ／Ｒｃｈをそれぞれ分
離して出力する１対の第１、第２出力ポート４ａ，４ｂ
とを備え、例えば、２倍速のＣＤ−ＲＯＭ装置から順次
送出される左右２チャンネル構成の２倍速データＤＡＴ
Ａ／ＬＲを、左右２チャンネル毎にそれぞれ分離して２
系統の標準速データＤＡＴＡ／Ｌｃｈ、及びＤＡＴＡ／
Ｒｃｈへリアルタイムで変調する機能を備えている。
【００１９】このデータ変調装置１で変調後の標準速デ
ータは、例えば、音声再生装置やパーソナルコンピュー
タ等の複数の端末装置を接続してなるネットワークを介
して指定の送信先へ送出され、音声再生装置へ送信され
た場合には、音声再生装置において元の２倍速データに
復調されて、この復調後の２倍速データがリアルタイム
に音声の形態で再生される如く構成されている。
ータは、例えば、音声再生装置やパーソナルコンピュー
タ等の複数の端末装置を接続してなるネットワークを介
して指定の送信先へ送出され、音声再生装置へ送信され
た場合には、音声再生装置において元の２倍速データに
復調されて、この復調後の２倍速データがリアルタイム
に音声の形態で再生される如く構成されている。
【００２０】次に、本発明に係るデータ変調装置１の内
部構成について、図２を参照してさらに詳細に説明す
る。なお、本実施形態において、２倍速のＣＤ−ＲＯＭ
装置から順次送出される、左右２チャンネルのサブフレ
ームを組み合わせて４８ビットの１フレームを構成する
如く規格化されたディジタル・オーディオ・インターフ
ェースの２倍速データＤＡＴＡ／ＬＲを、左右２チャン
ネル毎にそれぞれ分離して２系統の標準速データＤＡＴ
Ａ／Ｌｃｈ、ＤＡＴＡ／Ｒｃｈに変調する形態を例示し
て説明する。
部構成について、図２を参照してさらに詳細に説明す
る。なお、本実施形態において、２倍速のＣＤ−ＲＯＭ
装置から順次送出される、左右２チャンネルのサブフレ
ームを組み合わせて４８ビットの１フレームを構成する
如く規格化されたディジタル・オーディオ・インターフ
ェースの２倍速データＤＡＴＡ／ＬＲを、左右２チャン
ネル毎にそれぞれ分離して２系統の標準速データＤＡＴ
Ａ／Ｌｃｈ、ＤＡＴＡ／Ｒｃｈに変調する形態を例示し
て説明する。
【００２１】本発明に係るデータ変調装置１は、図２に
示すように、左右２チャンネルの２倍速データＤＡＴＡ
／ＬＲを、２倍速のサンプリングクロックに同期させて
それぞれが後述する固有のタイミングで分割して入力す
る一方、この分割して入力したデータを、標準速のサン
プリングクロックに同期させてそれぞれがやはり後述す
る固有のタイミングで標準速データＤＡＴＡ／Ｌｆ、Ｄ
ＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒｆ、ＤＡＴＡ／Ｒａの形態
に変調して出力する例えば１２ビット長の第１乃至第４
シフトレジスタ（以下、ＳＲと省略する。）３，５，
７，９と、第１乃至第２ＳＲ３，５からそれぞれ出力さ
れた標準速データＤＡＴＡ／Ｌｆ、及びＤＡＴＡ／Ｌａ
の論理和を演算するとともに、演算された左チャンネル
の標準速データＤＡＴＡ／Ｌｃｈを出力する第１論理和
回路１１と、第３乃至第４ＳＲ７，９からそれぞれ出力
された標準速データＤＡＴＡ／Ｒｆ、及びＤＡＴＡ／Ｒ
ａの論理和を演算するとともに、演算された右チャンネ
ルの標準速データＤＡＴＡ／Ｒｃｈを出力する第２論理
和回路１３とを備えて構成されている。
示すように、左右２チャンネルの２倍速データＤＡＴＡ
／ＬＲを、２倍速のサンプリングクロックに同期させて
それぞれが後述する固有のタイミングで分割して入力す
る一方、この分割して入力したデータを、標準速のサン
プリングクロックに同期させてそれぞれがやはり後述す
る固有のタイミングで標準速データＤＡＴＡ／Ｌｆ、Ｄ
ＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒｆ、ＤＡＴＡ／Ｒａの形態
に変調して出力する例えば１２ビット長の第１乃至第４
シフトレジスタ（以下、ＳＲと省略する。）３，５，
７，９と、第１乃至第２ＳＲ３，５からそれぞれ出力さ
れた標準速データＤＡＴＡ／Ｌｆ、及びＤＡＴＡ／Ｌａ
の論理和を演算するとともに、演算された左チャンネル
の標準速データＤＡＴＡ／Ｌｃｈを出力する第１論理和
回路１１と、第３乃至第４ＳＲ７，９からそれぞれ出力
された標準速データＤＡＴＡ／Ｒｆ、及びＤＡＴＡ／Ｒ
ａの論理和を演算するとともに、演算された右チャンネ
ルの標準速データＤＡＴＡ／Ｒｃｈを出力する第２論理
和回路１３とを備えて構成されている。
【００２２】ここで、第１乃至第４ＳＲ３，５，７，９
のそれぞれが、２倍速データＤＡＴＡ／ＬＲを分割して
入力する際の固有のタイミングについて、図３を参照し
て説明すると、まず、２倍速データＤＡＴＡ／ＬＲの２
倍速フレームクロックＢＳＹの１フレーム周期１Ｔを均
等に４分割することにより、２倍速フレームクロックＢ
ＳＹのフレーム周期と同一の周期を呈するとともに、こ
のフレーム周期内で相互に１／４周期ずつ時間をずらせ
てそれぞれが１／４周期の時間だけハイレベル状態を維
持する如く順次立ち上がる第１乃至第４タイミングクロ
ックＬｆ、Ｌａ、Ｒｆ、Ｒａを生成しておく。ここで重
要な点は、第１乃至第４タイミングクロックＬｆ、Ｌ
ａ、Ｒｆ、Ｒａのそれぞれを、２倍速フレームクロック
の１周期内において、それぞれが時間軸上で相互に重な
らないこと、及び空き時間を生じないことを考慮して２
倍速サンプリングクロックＢＣＫを複数に分配し得る如
くあらかじめ設定しておくことである。そして、この第
１乃至第４タイミングクロックＬｆ、Ｌａ、Ｒｆ、Ｒａ
を、第１乃至第４ＳＲ３，５，７，９へそれぞれ入力す
ることにより、第１乃至第４ＳＲ３，５，７，９が２倍
速データＤＡＴＡ／ＬＲを分割して入力する固有のタイ
ミングとして設定する。すなわち、第１乃至第４タイミ
ングクロックＬｆ、Ｌａ、Ｒｆ、Ｒａのそれぞれがハイ
レベル状態を維持しているとき、第１乃至第４ＳＲ３，
５，７，９は、２倍速サンプリングクロックＢＣＫに同
期して２倍速データＤＡＴＡ／ＬＲを分割して入力する
如く構成する。この結果として、フレームクロックＢＳ
Ｙの１フレーム周期分の２倍速データＤＡＴＡ／ＬＲ
は、時間軸上で均等に４分割されるとともに、分割され
た分割データが２倍速のサンプリングクロックに同期し
て第１乃至第４ＳＲ３，５，７，９のそれぞれに直列に
順次入力されて各々蓄積される。
のそれぞれが、２倍速データＤＡＴＡ／ＬＲを分割して
入力する際の固有のタイミングについて、図３を参照し
て説明すると、まず、２倍速データＤＡＴＡ／ＬＲの２
倍速フレームクロックＢＳＹの１フレーム周期１Ｔを均
等に４分割することにより、２倍速フレームクロックＢ
ＳＹのフレーム周期と同一の周期を呈するとともに、こ
のフレーム周期内で相互に１／４周期ずつ時間をずらせ
てそれぞれが１／４周期の時間だけハイレベル状態を維
持する如く順次立ち上がる第１乃至第４タイミングクロ
ックＬｆ、Ｌａ、Ｒｆ、Ｒａを生成しておく。ここで重
要な点は、第１乃至第４タイミングクロックＬｆ、Ｌ
ａ、Ｒｆ、Ｒａのそれぞれを、２倍速フレームクロック
の１周期内において、それぞれが時間軸上で相互に重な
らないこと、及び空き時間を生じないことを考慮して２
倍速サンプリングクロックＢＣＫを複数に分配し得る如
くあらかじめ設定しておくことである。そして、この第
１乃至第４タイミングクロックＬｆ、Ｌａ、Ｒｆ、Ｒａ
を、第１乃至第４ＳＲ３，５，７，９へそれぞれ入力す
ることにより、第１乃至第４ＳＲ３，５，７，９が２倍
速データＤＡＴＡ／ＬＲを分割して入力する固有のタイ
ミングとして設定する。すなわち、第１乃至第４タイミ
ングクロックＬｆ、Ｌａ、Ｒｆ、Ｒａのそれぞれがハイ
レベル状態を維持しているとき、第１乃至第４ＳＲ３，
５，７，９は、２倍速サンプリングクロックＢＣＫに同
期して２倍速データＤＡＴＡ／ＬＲを分割して入力する
如く構成する。この結果として、フレームクロックＢＳ
Ｙの１フレーム周期分の２倍速データＤＡＴＡ／ＬＲ
は、時間軸上で均等に４分割されるとともに、分割され
た分割データが２倍速のサンプリングクロックに同期し
て第１乃至第４ＳＲ３，５，７，９のそれぞれに直列に
順次入力されて各々蓄積される。
【００２３】一方、第１乃至第４ＳＲ３，５，７，９
が、上述の如く蓄積された２倍速の分割データを標準速
データに変調して出力する際のそれぞれ固有のタイミン
グについて、図３を参照して説明すると、まず、２倍速
フレームクロックＢＳＹと同一波形を呈し、２倍速フレ
ームクロックＢＳＹに対して１／４周期だけ位相を遅ら
せてなる第１標準速フレームクロックＦＳＹＡと、やは
り２倍速フレームクロックＢＳＹと同一波形を呈し、２
倍速フレームクロックＢＳＹに対して３／４周期だけ位
相を遅らせてなる第２標準速フレームクロックＦＳＹＢ
とをあらかじめ生成しておく。そして、第１標準速フレ
ームクロックＦＳＹＡを、第１、第４ＳＲ３，９へそれ
ぞれ入力する一方、第２標準速フレームクロックＦＳＹ
Ｂを、第２、第３ＳＲ５，７へそれぞれ入力することに
より、第１乃至第４ＳＲ３，５，７，９がそれぞれに蓄
積された分割データを、標準速データの形態に変調して
出力する際の固有のタイミングとして設定する。すなわ
ち、第１、第２標準速フレームクロックＦＳＹＡ、ＦＳ
ＹＢのそれぞれがハイレベル状態を維持しているとき、
第１乃至第４ＳＲ３，５，７，９は、それぞれに蓄積さ
れた分割データを、２倍速サンプリングクロックＢＣＫ
のクロック周波数を１／２分周した周波数を呈する標準
速サンプリングクロックＳＣＫに同期させて、標準速デ
ータＤＡＴＡ／Ｌｆ、ＤＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒ
ｆ、ＤＡＴＡ／Ｒａの形態に変調して直列に出力する如
く構成する。
が、上述の如く蓄積された２倍速の分割データを標準速
データに変調して出力する際のそれぞれ固有のタイミン
グについて、図３を参照して説明すると、まず、２倍速
フレームクロックＢＳＹと同一波形を呈し、２倍速フレ
ームクロックＢＳＹに対して１／４周期だけ位相を遅ら
せてなる第１標準速フレームクロックＦＳＹＡと、やは
り２倍速フレームクロックＢＳＹと同一波形を呈し、２
倍速フレームクロックＢＳＹに対して３／４周期だけ位
相を遅らせてなる第２標準速フレームクロックＦＳＹＢ
とをあらかじめ生成しておく。そして、第１標準速フレ
ームクロックＦＳＹＡを、第１、第４ＳＲ３，９へそれ
ぞれ入力する一方、第２標準速フレームクロックＦＳＹ
Ｂを、第２、第３ＳＲ５，７へそれぞれ入力することに
より、第１乃至第４ＳＲ３，５，７，９がそれぞれに蓄
積された分割データを、標準速データの形態に変調して
出力する際の固有のタイミングとして設定する。すなわ
ち、第１、第２標準速フレームクロックＦＳＹＡ、ＦＳ
ＹＢのそれぞれがハイレベル状態を維持しているとき、
第１乃至第４ＳＲ３，５，７，９は、それぞれに蓄積さ
れた分割データを、２倍速サンプリングクロックＢＣＫ
のクロック周波数を１／２分周した周波数を呈する標準
速サンプリングクロックＳＣＫに同期させて、標準速デ
ータＤＡＴＡ／Ｌｆ、ＤＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒ
ｆ、ＤＡＴＡ／Ｒａの形態に変調して直列に出力する如
く構成する。
【００２４】なお、上述した実施形態で用いられる各種
サンプリングクロック、各種フレームクロック、及び各
種タイミングクロックは、図示しないクロック発生器で
生成されて、複数のシフトレジスタ等の各所へ適宜供給
される如く構成されている。
サンプリングクロック、各種フレームクロック、及び各
種タイミングクロックは、図示しないクロック発生器で
生成されて、複数のシフトレジスタ等の各所へ適宜供給
される如く構成されている。
【００２５】次に、上述した本発明に係るデータ変調装
置の動作について、図２及び図３を参照して詳細に説明
する。
置の動作について、図２及び図３を参照して詳細に説明
する。
【００２６】本発明に係るデータ変調装置１によれば、
まず、第１乃至第４ＳＲ３，５，７，９は、左右２チャ
ンネルの２倍速データＤＡＴＡ／ＬＲを、それぞれが時
間軸上で相互に重ならないように、かつ空き時間が生じ
ないように１／４周期ずつ順次時間をずらせてその立ち
上がり時期が設定された第１乃至第４タイミングクロッ
クＬｆ、Ｌａ、Ｒｆ、Ｒａが各々ハイレベル状態を維持
しているとき、２倍速サンプリングクロックＢＣＫに同
期して１／４づつ分割して直列に入力する。これによ
り、フレームクロックＢＳＹの１フレーム周期分の２倍
速データＤＡＴＡ／ＬＲは、時間軸上で均等に４分割さ
れるとともに、この分割データが２倍速サンプリングク
ロックに同期して第１乃至第４ＳＲ３，５，７，９のそ
れぞれに直列に順次入力されて各々蓄積される。
まず、第１乃至第４ＳＲ３，５，７，９は、左右２チャ
ンネルの２倍速データＤＡＴＡ／ＬＲを、それぞれが時
間軸上で相互に重ならないように、かつ空き時間が生じ
ないように１／４周期ずつ順次時間をずらせてその立ち
上がり時期が設定された第１乃至第４タイミングクロッ
クＬｆ、Ｌａ、Ｒｆ、Ｒａが各々ハイレベル状態を維持
しているとき、２倍速サンプリングクロックＢＣＫに同
期して１／４づつ分割して直列に入力する。これによ
り、フレームクロックＢＳＹの１フレーム周期分の２倍
速データＤＡＴＡ／ＬＲは、時間軸上で均等に４分割さ
れるとともに、この分割データが２倍速サンプリングク
ロックに同期して第１乃至第４ＳＲ３，５，７，９のそ
れぞれに直列に順次入力されて各々蓄積される。
【００２７】一方、第１乃至第４ＳＲ３，５，７，９
は、上述の如く蓄積された分割データを、あらかじめ生
成された第１、第２標準速フレームクロックＦＳＹＡ、
ＦＳＹＢがそれぞれハイレベル状態を維持していると
き、２倍速サンプリングクロックＢＣＫのクロック周波
数を１／２分周した周波数を呈する標準速サンプリング
クロックＳＣＫに同期させて、標準速データＤＡＴＡ／
Ｌｆ、ＤＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒｆ、ＤＡＴＡ／Ｒ
ａの形態に変調して直列に第１、第２論理和回路１１，
１３へそれぞれ出力する。
は、上述の如く蓄積された分割データを、あらかじめ生
成された第１、第２標準速フレームクロックＦＳＹＡ、
ＦＳＹＢがそれぞれハイレベル状態を維持していると
き、２倍速サンプリングクロックＢＣＫのクロック周波
数を１／２分周した周波数を呈する標準速サンプリング
クロックＳＣＫに同期させて、標準速データＤＡＴＡ／
Ｌｆ、ＤＡＴＡ／Ｌａ、ＤＡＴＡ／Ｒｆ、ＤＡＴＡ／Ｒ
ａの形態に変調して直列に第１、第２論理和回路１１，
１３へそれぞれ出力する。
【００２８】次に、第１論理和回路１１は、第１乃至第
２ＳＲ３，５からそれぞれ出力された標準速データＤＡ
ＴＡ／Ｌｆ、及びＤＡＴＡ／Ｌａの論理和を演算すると
ともに、演算された左チャンネルの標準速データＤＡＴ
Ａ／Ｌｃｈを第１出力ポート４ａに出力する。一方、第
２論理和回路１３は、第３乃至第４ＳＲ７，９からそれ
ぞれ出力された標準速データＤＡＴＡ／Ｒｆ、及びＤＡ
ＴＡ／Ｒａの論理和を演算するとともに、演算された左
チャンネルの標準速データＤＡＴＡ／Ｌｃｈを第２出力
ポート４ｂに出力する。
２ＳＲ３，５からそれぞれ出力された標準速データＤＡ
ＴＡ／Ｌｆ、及びＤＡＴＡ／Ｌａの論理和を演算すると
ともに、演算された左チャンネルの標準速データＤＡＴ
Ａ／Ｌｃｈを第１出力ポート４ａに出力する。一方、第
２論理和回路１３は、第３乃至第４ＳＲ７，９からそれ
ぞれ出力された標準速データＤＡＴＡ／Ｒｆ、及びＤＡ
ＴＡ／Ｒａの論理和を演算するとともに、演算された左
チャンネルの標準速データＤＡＴＡ／Ｌｃｈを第２出力
ポート４ｂに出力する。
【００２９】ここで、２倍速フレームクロックＢＳＹが
ハイレベル時にデータ変調装置１へ入力されるＬチャン
ネルの２倍速データＤＡＴＡ／Ｌのうち、図３に示すＬ
チャンネルデータＤＡＴＡ／Ｌ１に注目して、変調処理
の経緯について説明する。なお、Ｒチャンネルの２倍速
データＤＡＴＡ／Ｒに対するデータ変調も、下記に述べ
る手順で同様に処理されるので、その重複する説明を省
略する。
ハイレベル時にデータ変調装置１へ入力されるＬチャン
ネルの２倍速データＤＡＴＡ／Ｌのうち、図３に示すＬ
チャンネルデータＤＡＴＡ／Ｌ１に注目して、変調処理
の経緯について説明する。なお、Ｒチャンネルの２倍速
データＤＡＴＡ／Ｒに対するデータ変調も、下記に述べ
る手順で同様に処理されるので、その重複する説明を省
略する。
【００３０】まず、ＬチャンネルデータＤＡＴＡ／Ｌ１
は、タイミングクロックＬｆ１、Ｌａ１の各々のハイレ
ベル時に、２倍速サンプリングクロックＢＣＫに同期し
て第１又は第２ＳＲ３，５へそれぞれ直列に入力され
る。これにより、２倍速のＬチャンネルデータＤＡＴＡ
／Ｌ１は、均等に２分割されて第１、第２ＳＲ３，５の
それぞれに蓄積される。第１ＳＲ３に蓄積された分割デ
ータは、第１標準速フレームクロックＦＳＹＡがハイレ
ベル状態を維持しているとき、標準速サンプリングクロ
ックＳＣＫに同期して標準速データＤＡＴＡ／Ｌｆ１の
形態に変調され、変調後の標準速データＤＡＴＡ／Ｌｆ
１が直列に第１論理和回路１１へ出力される。一方、第
２ＳＲ５に蓄積された分割データは、第２標準速フレー
ムクロックＦＳＹＢがハイレベル状態を維持していると
き、標準速サンプリングクロックＳＣＫに同期して標準
速データＤＡＴＡ／Ｌａ１の形態に変調され、変調後の
標準速データＤＡＴＡ／Ｌａ１が直列に第１論理和回路
１１へ出力される。そして、第１論理和回路１１におい
て、標準速データＤＡＴＡ／Ｌｆ１及びＤＡＴＡ／Ｌａ
１の論理和が演算されて、この演算結果である図３に示
すＤＡＴＡ／Ｌｃｈ（Ｌ１）が標準速フレームクロック
ＦＳＹに同期して出力される。
は、タイミングクロックＬｆ１、Ｌａ１の各々のハイレ
ベル時に、２倍速サンプリングクロックＢＣＫに同期し
て第１又は第２ＳＲ３，５へそれぞれ直列に入力され
る。これにより、２倍速のＬチャンネルデータＤＡＴＡ
／Ｌ１は、均等に２分割されて第１、第２ＳＲ３，５の
それぞれに蓄積される。第１ＳＲ３に蓄積された分割デ
ータは、第１標準速フレームクロックＦＳＹＡがハイレ
ベル状態を維持しているとき、標準速サンプリングクロ
ックＳＣＫに同期して標準速データＤＡＴＡ／Ｌｆ１の
形態に変調され、変調後の標準速データＤＡＴＡ／Ｌｆ
１が直列に第１論理和回路１１へ出力される。一方、第
２ＳＲ５に蓄積された分割データは、第２標準速フレー
ムクロックＦＳＹＢがハイレベル状態を維持していると
き、標準速サンプリングクロックＳＣＫに同期して標準
速データＤＡＴＡ／Ｌａ１の形態に変調され、変調後の
標準速データＤＡＴＡ／Ｌａ１が直列に第１論理和回路
１１へ出力される。そして、第１論理和回路１１におい
て、標準速データＤＡＴＡ／Ｌｆ１及びＤＡＴＡ／Ｌａ
１の論理和が演算されて、この演算結果である図３に示
すＤＡＴＡ／Ｌｃｈ（Ｌ１）が標準速フレームクロック
ＦＳＹに同期して出力される。
【００３１】ここで、第１ＳＲ３において、２倍速のＬ
チャンネルデータＤＡＴＡ／Ｌ１の分割データが入力さ
れてから、この分割データが標準速データＤＡＴＡ／Ｌ
ｆ１の形態に変調されて出力されるまでに要する時間
は、２倍速フレームクロックＢＳＹの１周期（１Ｔ）を
越えない３／４周期（０．７５Ｔ）に設定されている。
一方、第２ＳＲ５において、２倍速のＬチャンネルデー
タＤＡＴＡ／Ｌ１の分割データが入力されてから、この
分割データが標準速データＤＡＴＡ／Ｌａ１の形態に変
調されて出力されるまでに要する時間は、２倍速フレー
ムクロックＢＳＹの１周期（１Ｔ）を越えない１周期
（１Ｔ）に設定されている。このことは、２倍速のＲチ
ャンネルデータＤＡＴＡ／Ｒを変調対象とする第３乃至
第４ＳＲ７，９においても同様である。つまり、第１乃
至第４ＳＲ３，５，７，９において、変調対象となる２
倍速データを入力してから、変調後の標準速データを出
力するまでに要する時間は、２倍速フレームクロックＢ
ＳＹの１周期（１Ｔ）以内に設定されている。これによ
り、２倍速データＤＡＴＡ／ＬＲが分割されて第１乃至
第４ＳＲ３，５，７，９の各々へ順次入力された場合で
あっても、第１乃至第４ＳＲ３，５，７，９における蓄
積データに対し、オーバーフローを生じさせることなく
変調処理を施し、変調後のデータを順次第１乃至第２論
理和回路１１，１３へ出力することができ、この結果、
本発明に係るデータ変調装置１によれば、簡易な回路構
成をもって、大容量のバッファメモリを必要とせずに、
リアルタイムでのデータ変調処理を実現することができ
る。
チャンネルデータＤＡＴＡ／Ｌ１の分割データが入力さ
れてから、この分割データが標準速データＤＡＴＡ／Ｌ
ｆ１の形態に変調されて出力されるまでに要する時間
は、２倍速フレームクロックＢＳＹの１周期（１Ｔ）を
越えない３／４周期（０．７５Ｔ）に設定されている。
一方、第２ＳＲ５において、２倍速のＬチャンネルデー
タＤＡＴＡ／Ｌ１の分割データが入力されてから、この
分割データが標準速データＤＡＴＡ／Ｌａ１の形態に変
調されて出力されるまでに要する時間は、２倍速フレー
ムクロックＢＳＹの１周期（１Ｔ）を越えない１周期
（１Ｔ）に設定されている。このことは、２倍速のＲチ
ャンネルデータＤＡＴＡ／Ｒを変調対象とする第３乃至
第４ＳＲ７，９においても同様である。つまり、第１乃
至第４ＳＲ３，５，７，９において、変調対象となる２
倍速データを入力してから、変調後の標準速データを出
力するまでに要する時間は、２倍速フレームクロックＢ
ＳＹの１周期（１Ｔ）以内に設定されている。これによ
り、２倍速データＤＡＴＡ／ＬＲが分割されて第１乃至
第４ＳＲ３，５，７，９の各々へ順次入力された場合で
あっても、第１乃至第４ＳＲ３，５，７，９における蓄
積データに対し、オーバーフローを生じさせることなく
変調処理を施し、変調後のデータを順次第１乃至第２論
理和回路１１，１３へ出力することができ、この結果、
本発明に係るデータ変調装置１によれば、簡易な回路構
成をもって、大容量のバッファメモリを必要とせずに、
リアルタイムでのデータ変調処理を実現することができ
る。
【００３２】以上詳細に説明したが、本発明は、上述し
た実施形態の例に限定されることなく、適宜の変更を加
えることにより、その他の態様で実施することができ
る。
た実施形態の例に限定されることなく、適宜の変更を加
えることにより、その他の態様で実施することができ
る。
【００３３】すなわち、例えば、本実施形態中、２倍速
のＣＤ−ＲＯＭ装置から順次送出される、左右２チャン
ネルのサブフレームを組み合わせて４８ビットで１フレ
ームを構成する如く規格化されたディジタル・オーディ
オ・インターフェースの２倍速データを、左右２チャン
ネル毎にそれぞれ分離して２系統の標準速データに変調
する形態を例示して説明したが、本発明は、この形態の
みに限定されるものではなく、シフトレジスタの数量及
びデータビット長や、シフトレジスタが変調対象となる
倍速データを入力する際に用いるタイミングクロックの
数量及びデューティ比や、シフトレジスタが変調後のデ
ータを出力する際に用いるタイミングクロックの数量及
びデューティ比等を、適宜の値に設定することにより、
例えば、３倍速データを標準速データへ変調したり、４
倍速データを標準速データへ変調する等、Ｍ・ｎ（ただ
し、Ｍ、ｎは共に整数であり、Ｍは２以上）倍速データ
をｎ倍速データへ変調する際に適用することができる。
のＣＤ−ＲＯＭ装置から順次送出される、左右２チャン
ネルのサブフレームを組み合わせて４８ビットで１フレ
ームを構成する如く規格化されたディジタル・オーディ
オ・インターフェースの２倍速データを、左右２チャン
ネル毎にそれぞれ分離して２系統の標準速データに変調
する形態を例示して説明したが、本発明は、この形態の
みに限定されるものではなく、シフトレジスタの数量及
びデータビット長や、シフトレジスタが変調対象となる
倍速データを入力する際に用いるタイミングクロックの
数量及びデューティ比や、シフトレジスタが変調後のデ
ータを出力する際に用いるタイミングクロックの数量及
びデューティ比等を、適宜の値に設定することにより、
例えば、３倍速データを標準速データへ変調したり、４
倍速データを標準速データへ変調する等、Ｍ・ｎ（ただ
し、Ｍ、ｎは共に整数であり、Ｍは２以上）倍速データ
をｎ倍速データへ変調する際に適用することができる。
【００３４】なお、３倍速データを標準速データへ変調
する場合には、本発明に係るデータ変調装置の構成とし
て、３倍速データを入力する１つの入力ポートと、標準
速データを出力する３つの出力ポートとを備える形態が
好適に採用できる。
する場合には、本発明に係るデータ変調装置の構成とし
て、３倍速データを入力する１つの入力ポートと、標準
速データを出力する３つの出力ポートとを備える形態が
好適に採用できる。
【００３５】また、本実施形態中、左右２チャンネルの
サブフレームを組み合わせて４８ビットで１フレームを
構成する如く規格化されたディジタル・オーディオ・イ
ンターフェースの倍速データを変調対象として例示して
説明したが、本発明はこれに限定されるものではなく、
例えば、３２ビットで１フレームを構成する倍速データ
や、６４ビットで１フレームを構成する倍速データ等、
１フレーム中に含まれるビット数が適宜の値に変更され
た倍速データを変調対象とすることができる。
サブフレームを組み合わせて４８ビットで１フレームを
構成する如く規格化されたディジタル・オーディオ・イ
ンターフェースの倍速データを変調対象として例示して
説明したが、本発明はこれに限定されるものではなく、
例えば、３２ビットで１フレームを構成する倍速データ
や、６４ビットで１フレームを構成する倍速データ等、
１フレーム中に含まれるビット数が適宜の値に変更され
た倍速データを変調対象とすることができる。
【００３６】さらに、本実施形態中、左右２チャンネル
のサブフレームを組み合わせて１フレームを構成する如
く規格化されたディジタル・オーディオ・インターフェ
ースの倍速データを変調対象として例示して説明した
が、本発明はこれに限定されるものではなく、上記の如
く規格化されたディジタル・オーディオ・インターフェ
ースの倍速データ以外にも、例えばモノラルのディジタ
ルデータや、あらゆる規格にしたがってフォーマット化
されたあらゆる種類のディジタル形態の倍速データを変
調対象とすることができる。
のサブフレームを組み合わせて１フレームを構成する如
く規格化されたディジタル・オーディオ・インターフェ
ースの倍速データを変調対象として例示して説明した
が、本発明はこれに限定されるものではなく、上記の如
く規格化されたディジタル・オーディオ・インターフェ
ースの倍速データ以外にも、例えばモノラルのディジタ
ルデータや、あらゆる規格にしたがってフォーマット化
されたあらゆる種類のディジタル形態の倍速データを変
調対象とすることができる。
【００３７】最後に、本実施形態中、倍速データの供給
源としてＣＤ−ＲＯＭ装置を例示したが、本発明はこれ
に限定されるものではなく、例えば、ＤＶＤ（Degital
Video Disc）装置やＤＡＴ（Degital Audio Tape）な
ど、データ転送速度の高速化が推進されるあらゆる形態
の装置から供給されるＭ・ｎ倍速データをｎ倍速データ
に変調することができることは言うまでもない。
源としてＣＤ−ＲＯＭ装置を例示したが、本発明はこれ
に限定されるものではなく、例えば、ＤＶＤ（Degital
Video Disc）装置やＤＡＴ（Degital Audio Tape）な
ど、データ転送速度の高速化が推進されるあらゆる形態
の装置から供給されるＭ・ｎ倍速データをｎ倍速データ
に変調することができることは言うまでもない。
【００３８】
【発明の効果】請求項１又は請求項３の発明によれば、
複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ倍速
データを入力してから、変調後のｎ倍速データを出力す
るまでに要する時間は、Ｍ・ｎ倍速フレームクロックの
１周期以内に設定されているので、Ｍ・ｎ倍速データが
分割されて複数のシフトレジスタの各々へ順次入力され
た場合であっても、複数のシフトレジスタにおける各々
の蓄積データに対し、オーバーフローを生じさせること
なく変調処理を施し、変調後のｎ倍速データを順次出力
することができ、この結果、簡易な回路構成をもって、
大容量のバッファメモリを必要とすることなしに、リア
ルタイムなデータ変調処理を実現することができるとい
うきわめて優れた効果を奏する。
複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ倍速
データを入力してから、変調後のｎ倍速データを出力す
るまでに要する時間は、Ｍ・ｎ倍速フレームクロックの
１周期以内に設定されているので、Ｍ・ｎ倍速データが
分割されて複数のシフトレジスタの各々へ順次入力され
た場合であっても、複数のシフトレジスタにおける各々
の蓄積データに対し、オーバーフローを生じさせること
なく変調処理を施し、変調後のｎ倍速データを順次出力
することができ、この結果、簡易な回路構成をもって、
大容量のバッファメモリを必要とすることなしに、リア
ルタイムなデータ変調処理を実現することができるとい
うきわめて優れた効果を奏する。
【図１】図１は、本発明に係るデータ変調装置の概略ブ
ロック構成図である。
ロック構成図である。
【図２】図２は、本発明に係るデータ変調装置の内部構
成を表すブロック構成図である。
成を表すブロック構成図である。
【図３】図３は、本発明に係るデータ変調装置の動作説
明に供するタイミングチャート図である。
明に供するタイミングチャート図である。
１ データ変調装置
２ 入力ポート
３ 第１シフトレジスタ（ＳＲ）
４ａ，４ｂ 第１、第２出力ポート
５ 第２シフトレジスタ（ＳＲ）
７ 第３シフトレジスタ（ＳＲ）
９ 第４シフトレジスタ（ＳＲ）
１１ 第１論理和回路
１３ 第２論理和回路
Claims (4)
- 【請求項１】 情報供給源から順次送出されるディジタ
ル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数であり、Ｍ
は２以上）倍速データを、Ｍ・ｎ倍速サンプリングクロ
ックに同期して入力する入力ポートと、 Ｍ・ｎ倍速フレームクロックの所定周期内において、そ
れぞれが時間軸上で相互に重ならないこと、及び空き時
間を生じないことを考慮してＭ・ｎ倍速サンプリングク
ロックを複数に分配する如くあらかじめ設定された複数
の第１タイミングクロックにそれぞれ同期するととも
に、Ｍ・ｎ倍速サンプリングクロックに同期して、前記
入力ポートを介してＭ・ｎ倍速データを複数に分割して
それぞれ入力し、当該分割して入力したＭ・ｎ倍速デー
タを各々蓄積する一方、それぞれが時間軸上で相互に重
ならないこと、及び空き時間を生じないことを考慮して
ｎ倍速サンプリングクロックを複数に分配する如くあら
かじめ設定された複数の第２タイミングクロックにそれ
ぞれ同期するとともに、ｎ倍速サンプリングクロックに
同期して、前記各々に蓄積されたＭ・ｎ倍速データを、
ｎ倍速データに変調してそれぞれ出力する複数のシフト
レジスタと、 当該複数のシフトレジスタからそれぞれ出力されたｎ倍
速データを各々出力する出力ポートと、を備え、 前記複数のシフトレジスタのそれぞれにおいて、Ｍ・ｎ
倍速データを入力してから、変調後のｎ倍速データを出
力するまでに要する時間は、Ｍ・ｎ倍速フレームクロッ
クの１周期以内に設定されていることを特徴とするデー
タ変調装置。 - 【請求項２】 前記出力ポートを介して複数のシフトレ
ジスタからそれぞれ出力された複数のｎ倍速データに対
して論理和演算を行い、当該演算結果を出力する論理和
回路をさらに備えてなることを特徴とする請求項１に記
載のデータ変調装置。 - 【請求項３】 情報供給源から順次送出されるディジタ
ル形態のＭ・ｎ（ただし、Ｍ、ｎは共に整数であり、Ｍ
は２以上）倍速データを、ｎ倍速データに変調するデー
タ変調方法であって、 Ｍ・ｎ倍速フレームクロックの所定周期内において、そ
れぞれが時間軸上で相互に重ならないこと、及び空き時
間を生じないことを考慮してＭ・ｎ倍速サンプリングク
ロックを複数に分配する如くあらかじめ設定された複数
の第１タイミングクロックにそれぞれ同期するととも
に、Ｍ・ｎ倍速サンプリングクロックに同期して、前記
情報供給源から順次送出されるＭ・ｎ倍速データを複数
に分割してそれぞれ入力し、当該分割して入力したＭ・
ｎ倍速データを各々蓄積する一方、それぞれが時間軸上
で相互に重ならないこと、及び空き時間を生じないこと
を考慮してｎ倍速サンプリングクロックを複数に分配す
る如くあらかじめ設定された複数の第２タイミングクロ
ックにそれぞれ同期するとともに、ｎ倍速サンプリング
クロックに同期して、前記各々に蓄積されたＭ・ｎ倍速
データを、ｎ倍速データに変調してそれぞれ出力し、 Ｍ・ｎ倍速データを入力してから、変調後のｎ倍速デー
タを出力するまでに要する時間は、Ｍ・ｎ倍速フレーム
クロックの１周期以内に設定されていることを特徴とす
るデータ変調方法。 - 【請求項４】 前記変調後のｎ倍速データに対して論理
和演算を行い、当該演算結果を出力することを特徴とす
る請求項３に記載のデータ変調方法。
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