JP3404551B2 - デジタル処理装置 - Google Patents
デジタル処理装置Info
- Publication number
- JP3404551B2 JP3404551B2 JP21341299A JP21341299A JP3404551B2 JP 3404551 B2 JP3404551 B2 JP 3404551B2 JP 21341299 A JP21341299 A JP 21341299A JP 21341299 A JP21341299 A JP 21341299A JP 3404551 B2 JP3404551 B2 JP 3404551B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- distribution
- output
- processing result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stereophonic System (AREA)
- Analogue/Digital Conversion (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の属する技術分野】本発明は、デジタル処理装置
に関し、特にデータ出力端子の数に制限があっても、よ
り多くの種類のデータを出力することができるデジタル
処理装置に関する。
に関し、特にデータ出力端子の数に制限があっても、よ
り多くの種類のデータを出力することができるデジタル
処理装置に関する。
【従来の技術】従来のΑＶアンプ１００について図８を
用いて説明する。ΑＶアンプ１００は、Α／Ｄコンバー
タ１０１、ＤＳＰ１０３、Ｄ／Αコンバータ（１）１０
５、Ｄ／Αコンバータ（２）１０７、Ｄ／Αコンバータ
（３）１０９を有している。Α／Ｄコンバータ１０１
は、ΑＶアンプ１００の外部からのオーディオ・データ
を受け取る。そして、受け取ったオーディオ・データを
デジタル変換し、その後ＬＲクロックおよびビットクロ
ックに同期させて、ＤＳＰ１０３へ送出する。ＤＳＰ１
０３は、Α／Ｄコンバータ１０１によってデジタル変換
されたオーディオ・データにデジタル処理を加え、各チ
ャンネルデータ（レフトチャンネル（Ｌ）、ライトチャ
ンネル（Ｒ）、センターチャンネル（Ｃ）、レフト・サ
ラウンドチャンネル（ＬＳ）、ライト・サラウンドチャ
ンネル（ＲＳ）およびウーハーチャンネル（Ｗ））に生
成する。各チャンネル音を再生した際の音像の位置（ス
ピーカーの位置）関係を図９に示す。そして、２チャン
ネル分のデータを１つのデータ出力端子から出力する。
ＤＳＰ１０３では、Ｌデータ、Ｒデータをデータ出力端
子１１１から、Ｃデータ、Ｗデータをデータ出力端子１
１３から、ＬＳデータ、ＲＳデータをデータ出力端子１
０５から、それぞれ出力する。各チャンネルデータ、Ｌ
Ｒクロックおよびビットクロックのタイミング図を図１
０に示す。各チャンネル・データは、ＬＲクロックのク
ロック・エッジに同期して出力される。図１０に示すよ
うに、ＤＳＰ１０３は、各チャンネルデータをあるかた
まり毎に出力する。さらに、一つのデータ出力端子から
出力する２チャンネル分のデータを各チャンネル毎に交
互に出力する。また、ＤＳＰ１０３は、ＬＲクロック出
力端子１１７からＬＲクロックを、ビットクロック出力
端子１１９からビットクロックを出力する。Ｄ／Αコン
バータ（１）１０５は、ＤＳＰ１０３のデータ出力端子
１１１から出力されたデータを受け取る。Ｄ／Αコンバ
ータ１０５は、ＬＲクロックのクロックエッジから所定
数のデータを読み込む。例えば、ローからハイへのクロ
ックエッジから２４ビット分のデータ読み込むとする。
この場合、Ｌデータを読み込むことができる。また、ハ
イからローへのクロックエッジから２４ビット分のデー
タを読み込むとすると、Ｒデータを読み込むことができ
る。Ｄ／Αコンバータ（１）１０５は、このようにし
て、ＬＲクロックに基づいて各チャンネル・データを読
み込み・分離する。そして、Ｄ／Α変換を施し、アナロ
グデータとして、外部へ出力する。Ｄ／Αコンバータ
（２）１０７およびＤ／Αコンバータ１０９についても
同様にして、それぞれ、ＣデータとＷデータとを、ＬＳ
データとＲＳデータとを読み込み・分離する。そして、
分離した各データにＤ／Α変換を施し、アナログデータ
として、外部へ出力する。従来のΑＶアンプ１００で
は、このようにして、複数のチャンネル・データを生成
・出力している。
用いて説明する。ΑＶアンプ１００は、Α／Ｄコンバー
タ１０１、ＤＳＰ１０３、Ｄ／Αコンバータ（１）１０
５、Ｄ／Αコンバータ（２）１０７、Ｄ／Αコンバータ
（３）１０９を有している。Α／Ｄコンバータ１０１
は、ΑＶアンプ１００の外部からのオーディオ・データ
を受け取る。そして、受け取ったオーディオ・データを
デジタル変換し、その後ＬＲクロックおよびビットクロ
ックに同期させて、ＤＳＰ１０３へ送出する。ＤＳＰ１
０３は、Α／Ｄコンバータ１０１によってデジタル変換
されたオーディオ・データにデジタル処理を加え、各チ
ャンネルデータ（レフトチャンネル（Ｌ）、ライトチャ
ンネル（Ｒ）、センターチャンネル（Ｃ）、レフト・サ
ラウンドチャンネル（ＬＳ）、ライト・サラウンドチャ
ンネル（ＲＳ）およびウーハーチャンネル（Ｗ））に生
成する。各チャンネル音を再生した際の音像の位置（ス
ピーカーの位置）関係を図９に示す。そして、２チャン
ネル分のデータを１つのデータ出力端子から出力する。
ＤＳＰ１０３では、Ｌデータ、Ｒデータをデータ出力端
子１１１から、Ｃデータ、Ｗデータをデータ出力端子１
１３から、ＬＳデータ、ＲＳデータをデータ出力端子１
０５から、それぞれ出力する。各チャンネルデータ、Ｌ
Ｒクロックおよびビットクロックのタイミング図を図１
０に示す。各チャンネル・データは、ＬＲクロックのク
ロック・エッジに同期して出力される。図１０に示すよ
うに、ＤＳＰ１０３は、各チャンネルデータをあるかた
まり毎に出力する。さらに、一つのデータ出力端子から
出力する２チャンネル分のデータを各チャンネル毎に交
互に出力する。また、ＤＳＰ１０３は、ＬＲクロック出
力端子１１７からＬＲクロックを、ビットクロック出力
端子１１９からビットクロックを出力する。Ｄ／Αコン
バータ（１）１０５は、ＤＳＰ１０３のデータ出力端子
１１１から出力されたデータを受け取る。Ｄ／Αコンバ
ータ１０５は、ＬＲクロックのクロックエッジから所定
数のデータを読み込む。例えば、ローからハイへのクロ
ックエッジから２４ビット分のデータ読み込むとする。
この場合、Ｌデータを読み込むことができる。また、ハ
イからローへのクロックエッジから２４ビット分のデー
タを読み込むとすると、Ｒデータを読み込むことができ
る。Ｄ／Αコンバータ（１）１０５は、このようにし
て、ＬＲクロックに基づいて各チャンネル・データを読
み込み・分離する。そして、Ｄ／Α変換を施し、アナロ
グデータとして、外部へ出力する。Ｄ／Αコンバータ
（２）１０７およびＤ／Αコンバータ１０９についても
同様にして、それぞれ、ＣデータとＷデータとを、ＬＳ
データとＲＳデータとを読み込み・分離する。そして、
分離した各データにＤ／Α変換を施し、アナログデータ
として、外部へ出力する。従来のΑＶアンプ１００で
は、このようにして、複数のチャンネル・データを生成
・出力している。
【発明が解決しようとする課題】従来のΑＶアンプ１０
０には、次に示すような問題点がある。現在、ΑＶアン
プでは、６チャンネル（Ｌ、Ｒ、Ｃ、ＬＳ、ＲＳ、Ｗ）
のデータを生成・出力することが一般的である。しか
し、オーディオ・データのさらなる多チャンネル化の要
請は強い。例えば、映画の音声をよりリアルに再現する
ために、また、ＣＤ等の楽曲をよりライブに近く再現す
るために、このようなオーディオ・データの一層の多チ
ャンネル化は必要不可欠である。ところが、従来のＤＳ
Ｐ１０３は、通常、３つのデータ出力端子しか有してい
ない。また、Ｄ／Αコンバータは、２つのチャンネル・
データしか分離することができない。したがって、ＤＳ
Ｐ１０３から出力できるチャンネル・データは、６チャ
ンネル分のデータが限界である。そこで、本発明は、デ
ータ出力端子の数に制限があっても、より多くの種類の
データを出力することができるデジタル処理装置の提供
を目的とする。
０には、次に示すような問題点がある。現在、ΑＶアン
プでは、６チャンネル（Ｌ、Ｒ、Ｃ、ＬＳ、ＲＳ、Ｗ）
のデータを生成・出力することが一般的である。しか
し、オーディオ・データのさらなる多チャンネル化の要
請は強い。例えば、映画の音声をよりリアルに再現する
ために、また、ＣＤ等の楽曲をよりライブに近く再現す
るために、このようなオーディオ・データの一層の多チ
ャンネル化は必要不可欠である。ところが、従来のＤＳ
Ｐ１０３は、通常、３つのデータ出力端子しか有してい
ない。また、Ｄ／Αコンバータは、２つのチャンネル・
データしか分離することができない。したがって、ＤＳ
Ｐ１０３から出力できるチャンネル・データは、６チャ
ンネル分のデータが限界である。そこで、本発明は、デ
ータ出力端子の数に制限があっても、より多くの種類の
データを出力することができるデジタル処理装置の提供
を目的とする。
【課題を解決するための手段および発明の効果】請求項
１のデジタル処理装置および請求項３のデータ伝送方法
では、処理部から出力されたｎ倍周波数の振り分けクロ
ックおよびデータ識別フラグに基づいて、互いに１／
（２ｎ）周期ずれた第１の振り分けクロックから第ｎの
振り分けクロックを生成し、それぞれに対応する第１か
ら第ｎの振り分けクロックを第１から第ｎのＤ／Ａ変換
部に与え、各Ｄ／Ａ変換部において、処理部からの処理
結果データを受け、振り分けクロックにしたがって、２
種類のデータを振り分けつつ、Ｄ／Ａ変換する。これに
より、処理結果データから２ｎ種類のデータを抽出する
ことが可能となる。したがって、より多くの種類のデー
タを処理結果データに混在させることができる。請求項
２のデジタル処理装置および請求項４のデータ伝送方法
においては、処理部は、ひとかたまりの処理結果データ
をｎ倍周波数の振り分けクロックの半周期内に収まるよ
うに出力する。これにより、処理結果データを、ひとか
たまりづつ確実に振り分けることができる。なお、実施
形態においては、「第１の振り分けクロック」はＮＯＴ
回路４５および第１のフリップフロップ４１によって生
成されるＬＲクロックに、「第ｎの振り分けクロック」
は第２のフリップフロップ４５によって生成されるＤ−
ＬＲクロックに対応する。また、「ｎ倍周波数の振り分
けクロック」は、２倍ＬＲクロック対応する。なお、実
施形態においては、ｎ＝２としている。「データ識別フ
ラグ」は、ＧＰＩＯ信号に対応する。さらに、「処理結
果データ」は、ＤＳＰ３１が生成するオーディオ・デー
タ（レフト・フロント（ＬＦ）、レフト・センター（Ｌ
Ｃ）、ライト・センター（ＲＣ）、ライト・フロント
（ＲＦ）、レフト・サラウンド（ＬＳ）、ライト・サラ
ウンド（ＲＳ）、レフト・ウーハー（ＬＷ）およびライ
ト・ウーハー（ＲＷ）の合計８チャンネルのデータ）に
対応する。「１フレーム」とは、１組の処理結果データ
のかたまりを表す概念である。本実施形態においては、
ＲＦチャンネルのデータの先頭が出力されてから、次の
ＲＦチャンネルの先頭が出力されるまで（つまりＬＲク
ロックの１周期）がこれに対応する（図５参照）。
１のデジタル処理装置および請求項３のデータ伝送方法
では、処理部から出力されたｎ倍周波数の振り分けクロ
ックおよびデータ識別フラグに基づいて、互いに１／
（２ｎ）周期ずれた第１の振り分けクロックから第ｎの
振り分けクロックを生成し、それぞれに対応する第１か
ら第ｎの振り分けクロックを第１から第ｎのＤ／Ａ変換
部に与え、各Ｄ／Ａ変換部において、処理部からの処理
結果データを受け、振り分けクロックにしたがって、２
種類のデータを振り分けつつ、Ｄ／Ａ変換する。これに
より、処理結果データから２ｎ種類のデータを抽出する
ことが可能となる。したがって、より多くの種類のデー
タを処理結果データに混在させることができる。請求項
２のデジタル処理装置および請求項４のデータ伝送方法
においては、処理部は、ひとかたまりの処理結果データ
をｎ倍周波数の振り分けクロックの半周期内に収まるよ
うに出力する。これにより、処理結果データを、ひとか
たまりづつ確実に振り分けることができる。なお、実施
形態においては、「第１の振り分けクロック」はＮＯＴ
回路４５および第１のフリップフロップ４１によって生
成されるＬＲクロックに、「第ｎの振り分けクロック」
は第２のフリップフロップ４５によって生成されるＤ−
ＬＲクロックに対応する。また、「ｎ倍周波数の振り分
けクロック」は、２倍ＬＲクロック対応する。なお、実
施形態においては、ｎ＝２としている。「データ識別フ
ラグ」は、ＧＰＩＯ信号に対応する。さらに、「処理結
果データ」は、ＤＳＰ３１が生成するオーディオ・デー
タ（レフト・フロント（ＬＦ）、レフト・センター（Ｌ
Ｃ）、ライト・センター（ＲＣ）、ライト・フロント
（ＲＦ）、レフト・サラウンド（ＬＳ）、ライト・サラ
ウンド（ＲＳ）、レフト・ウーハー（ＬＷ）およびライ
ト・ウーハー（ＲＷ）の合計８チャンネルのデータ）に
対応する。「１フレーム」とは、１組の処理結果データ
のかたまりを表す概念である。本実施形態においては、
ＲＦチャンネルのデータの先頭が出力されてから、次の
ＲＦチャンネルの先頭が出力されるまで（つまりＬＲク
ロックの１周期）がこれに対応する（図５参照）。
【発明の実施の形態】本発明にかかるデジタル処理装置
１の一実施形態を以下において説明する。 １．機能ブロック図 デジタル処理装置１の機能ブロック図を図１に示す。デ
ジタル処理装置１は、処理部１１、振り分けクロック生
成部１３および第１のＤ／Α変換部１５（１）、第２の
Ｄ／Α変換部１５（２）、・・・、第ｎのＤ／Α変換部
１５（ｎ）を有している。処理部１１は、処理結果デー
タを出力するためのデータ出力端子２１、通常のｎ倍の
周波数を有する振り分けクロックを出力する振り分けク
ロック出力端子２３およびデータ出力端子２１から出力
される処理結果データのフレームを識別するためのデー
タ識別フラグを出力するデータ識別フラグ出力端子２５
を備えている。振り分けクロック生成部１３は、ｎ倍周
波数の振り分けクロックおよびデータ識別フラグに基づ
いて、互いに１／（２ｎ）周期ずれた第１の振り分けク
ロックから第ｎの振り分けクロックを生成する。第１の
Ｄ／Α変換部１５（１）、第２のＤ／Α変換部（２）、
・・・、第ｎのＤ／Α変換部１５（ｎ）は、処理部から
の処理結果データを受け、振り分けクロックにしたがっ
て、２種類のデータを振り分けつつ、Ｄ／Ａ変換する。
さらに、当該第１のＤ／Α変換部１５（１）、第２のＤ
／Α変換部（２）、・・・、第ｎのＤ／Α変換部１５
（ｎ）には、それぞれに対応する第１から第ｎの振り分
けクロックが与えられる。これにより、より多くの種類
のデータを処理結果データに混在させることができる。 １−２．データ分離の概要 前述のデジタル処理装置１が、如何にして処理結果デー
タから複数種類のデータを抽出するのか、その処理原理
の概要を図２を用いて説明する。図２は、処理結果デー
タおよび各振り分けクロックのタイミング図である。図
２において、処理結果データΑ１、Ｂ１、・・・、Α
２、Ｂ２、・・・は、データの種類を表す。また、各処
理結果データΑ１、Ｂ１、・・・、Α２、Ｂ２、・・・
は、ある一定量のデータを有するかたまりを形成してい
る（つまり、データ群を形成している）。また、１組の
処理結果データのかたまりΑ１、Ｂ１、・・・、Α２、
Ｂ２、・・・が１フレームに相当する。処理部１１は、
各処理結果データを順番に出力する。各Ｄ／Α変換部に
は、処理結果データと各Ｄ／Α変換部に対応する振り分
けクロックとが与えられる。各振り分けクロックは、隣
接する番号を有する振り分けクロックとは１／（２ｎ）
周期のずれを有している。各Ｄ／Α変換部は、振り分け
クロックが与えられると、例えば、ローからハイのクロ
ックエッジおよびハイからローのクロックエッジから数
えて所定数の処理結果データを読み込む。第１のＤ／Α
変換部１５（１）においては、第１の振り分けクロック
のローからハイのクロックエッジＥ１で処理結果データ
Α１を、ハイからローのクロックエッジＥ２で処理結果
データΑ２を読み込む。他のＤ／Α変換部についても同
様である。これにより、第１のＤ／Α変換部１５（１）
は処理結果データΑ１およびΑ２を、第２のＤ／Α変換
部１５（２）は処理結果データＢ１およびＢ２を、第３
のＤ／Α変換部（３）は処理結果データＣ１およびＣ２
を、・・・、第ｎのＤ／Α変換部（ｎ）は処理結果デー
タＮ１およびＮ２（図示せず）を、それぞれ読み込むこ
とになる。各Ｄ／Α変換部は、各自が読み込んだ２種類
の処理結果データを振り分け、Ｄ／Α変換する。デジタ
ル処理装置１は、このようにして、処理結果データから
複数種類のデータを抽出する。 ２．ハードウェア構成 図１に示すデジタル処理装置１をデジタル・シグナル・
プロセッサ（ＤＳＰ）を用いて実現したΑＶアンプ２１
の回路構成の一部を図３に示す。ΑＶアンプ２１は、音
声再生用のチャンネルとして、レフト・フロント（Ｌ
Ｆ）、レフト・センター（ＬＣ）、ライト・センター
（ＲＣ）、ライト・フロント（ＲＦ）、レフト・サラウ
ンド（ＬＳ）、ライト・サラウンド（ＲＳ）、レフト・
ウーハー（ＬＷ）およびライト・ウーハー（ＲＷ）の合
計８チャンネルを有している。各チャンネル音を再生し
た際の音像の位置（スピーカーの位置）関係を図４に示
す。ΑＶアンプ２１は、ＤＳＰ３１、Ｄ／Αコンバータ
３３、３５、第１のＤ／Αコンバータ３７、第２のＤ／
Αコンバータ３９、第１のＤ−フリップフロップ（Ｄ−
ＦＦ１）４１、第２のＤ−フリップフロップ（Ｄ−ＦＦ
２）４３およびＮＯＴ回路４５を有している。ここで、
実施例における構成要素と請求項における構成要素との
対応関係を示す。ＤＳＰ３１は処理部に、第１のＤ／Α
コンバータ３７および第２のＤ／Αコンバータ３９は第
１から第ｎのΑ／Ｄ変換部に、第１のＤ−フリップフロ
ップ（Ｄ−ＦＦ１）４１、第２のＤ−フリップフロップ
（Ｄ−ＦＦ２）４３およびＮＯＴ回路４５は振り分けク
ロック生成部に、それぞれ対応する。 ２−１．ＤＳＰ ＤＳＰ３１は、ＤＳＰ３１の外部からオーディオ信号を
受け取り、デジタル信号処理を施した後、データ出力端
子５１、５３、５５から出力する。ＤＳＰ３１では、デ
ータ出力端子３１１からＬＷチャンネルおよびＬＣチャ
ンネルの計２チャンネル分のデータを、データ出力端子
３１２からはＬＳチャンネルおよびＬＦチャンネルの計
２チャンネル分のデータを、データ出力端子３１３から
はＲＦチャンネル、ＲＳチャンネル、ＲＣチャンネルお
よびＲＷチャンネルの計４チャンネル分のデータを出力
する。また、ＤＳＰ３１は、入力側で受け取ったＬＲク
ロックの周波数の２倍の周波数を有するＬＲクロック
（２倍ＬＲクロック）を２倍ＬＲクロック出力端子３１
４から出力する。この時、一般に、ＬＲクロックと２倍
ＬＲクロックとの位相関係は非同期となる。さらに、入
力側で受け取ったビットクロックの２倍の周波数を有す
るビットクロック（２倍ビットクロック）を２倍ビット
クロック出力端子３１５から出力する。さらに、ＧＰＩ
Ｏ（General Purpose I/O）出力端子３１６からＧＰＩ
Ｏ信号を出力する。ＤＳＰ３１は、プログラムによっ
て、簡単な信号を出力することができる。本実施形態に
おいては、ＤＳＰ３１のこのような機能を用いて、デー
タ出力端子５５から、ＧＰＩＯ信号を出力させる。ＧＰ
ＩＯ信号は、データの１フレーム（ＬＲクロックの１周
期）を表す信号であり、かつ、非同期であるＬＲクロッ
クと２倍ＬＲクロックとの位相関係を、同期化するため
の信号である。ただし、このＧＰＩＯ信号の出力を出力
端子３１１、３１２、３１３から出力されるデータの先
頭に正確に一致させることはできない。 ２−２．Ｄ／Αコンバータ 各Ｄ／Αコンバータは、ＬＲクロック、処理結果データ
および２倍のビットクロックを入力信号として受け取
る。ＬＲクロックを用いて、処理結果データから２種類
のデータを読み込み・分離する。そして、分離したデー
タをＤ／Α変換した後、出力する。 ２−３．ＮＯＴ／Ｄ−ＦＦ回路 Ｄ−フリップフロップ（Ｄ−ＦＦ）は、入力の現在の値
が、出力の次の状態に等しいフリップフロップである。
第１のＤ−ＦＦ４１は、ＤＳＰ３１から出力されたＧＰ
ＩＯ信号およびＤＳＰ３１から出力された２倍ＬＲクロ
ックをＮＯＴ回路４５で反転した２倍ＬＲクロックを入
力として受け取る。第２のＤ−ＦＦ４３は、第１のＤ−
ＦＦが出力した信号およびＤＳＰ３１から出力された２
倍ＬＲクロックを入力として受け取る。このような回路
構成によって、互いに１／（２＊２）＝１／４周期ずれ
たＬＲクロックを生成する。このようなＬＲクロックの
生成方法については、後に詳述する。 ３．ＤＳＰが出力するデータ ＤＳＰ３１の各端子から出力されるデータ間のタイミン
グ図を図５に示す。ＤＳＰ３１は、データ出力端子５１
から、ＬＲクロックのローからハイへのクロックエッジ
に同期してＬＷチャンネルのデータを出力し、また、ハ
イからローへのクロックエッジに同期してＬＣチャンネ
ルのデータを出力する。さらに、データ出力端子５３か
ら、ＬＲクロックのローからハイへのクロックエッジに
同期してＬＳチャンネルのデータを出力し、また、ハイ
からローへのクロックエッジに同期してＬＦチャンネル
のデータを出力する。ＤＳＰ３１は、ひとかたまりの各
チャンネルのデータを２倍ＬＲクロックの半周期内に納
るように、各データを出力する。本実施形態において
は、各チャンネルのデータを２４ビットデータとしてい
るので、２倍ＬＲクロックの１周期を６４（＝２6）ビ
ットクロック周期としている（１ビットクロック周期＝
ビットクロックの１クロック周期）。なお、各クロック
の周期は、２n倍に設定することが一般的である。した
がって、２倍ＬＲクロックの１周期＝３２（＝２5）ビ
ットクロック周期とすると、半周期＝１６ビットクロッ
ク周期となり２４ビットのデータを半周期に納めること
ができない）。なお、２倍ＬＲクロックを６４ビットク
ロック周期としているので、ＬＲクロックは１２８ビッ
トクロック周期となる。ＤＳＰ３１は、データ出力端子
５５から、２倍ＬＲクロックの１回目のローからハイへ
のクロックエッジに同期してＲＦチャンネルのデータを
出力し、また、２回目のローからハイへのクロックエッ
ジに同期してＲＣチャンネルのデータを出力する。ま
た、２倍ＬＲクロックの１回目のハイからローへのクロ
ックエッジに同期してＲＳチャンネルのデータを出力
し、また、２回目のハイからローへのクロックエッジに
同期してＲＳチャンネルのデータを出力する。 ４．データの分離方法 ４−１．概要 データ出力端子５１およびデータ出力端子５３から出力
される各チャンネルのデータについては、これまでのΑ
Ｖアンプと同じ回路構成によって各データを分離するこ
とができる。しかし、データ出力端子５５から出力され
るデータについては、４チャンネル分のデータを出力し
ているため、従来と同じ回路構成では各データを分離す
ることはできない。ΑＶアンプ２１では、互いに１／４
周期ずれたＬＲクロック利用することによって、各デー
タを分離する。以下において、互いに１／４周期ずれた
ＬＲクロックの生成方法および各データの分離ついて説
明する。 ４−２．振り分けクロックの生成方法 振り分けクロックの生成方法を図６に示すタイミング図
を用いて説明する。第１のＤ−ＦＦ４１は、ＤＳＰ３１
から出力された２倍ＬＲクロックをＮＯＴ回路４５によ
って反転した反転２倍ＬＲクロックをクロック端子か
ら、また、ＧＰＩＯ信号をＤ端子から受け取る。前述の
ように、ＧＰＩＯ信号は、データの１フレーム（ＬＲク
ロックの１周期）を表す信号であるが、出力データの先
頭に正確に一致させることはできない。第１のＦＦ４１
は、ＧＰＩＯ信号を反転２倍ＬＲクロックの立上がりで
ラッチする。これによって、反転２倍ＬＲクロックに同
期した（つまり、データの先頭に一致した）ＧＰＩＯ信
号を得ることができる。ＧＰＩＯ信号は、ＬＲクロック
と同じ周期を有しているので、実際上は、反転２倍ＬＲ
クロックに同期したＬＲクロックが得られることにな
る。第２のＤ−ＦＦ４３は、第１のＤ−ＦＦ４１の出力
をＤ端子から、また、２倍ＬＲクロックをクロック端子
から受け取る。Ｄ−ＦＦは、入力の状態を１クロックだ
け遅らす遅延素子と考えられる。したがって、第１のＤ
−ＦＦ４１の出力から２倍ＬＲクロックの１クロック分
（ｔ2LR）だけ遅れたＤ−ＬＲクロックを得ることがで
きる。このようにして、２倍ＬＲクロックに同期し、か
つ、互いに１／４周期ずれたＬＲクロックおよびＤ−Ｌ
Ｒクロックを生成する。 ４−３．データ分離 データ出力端子５５から出力される各チャンネル・デー
タを分離・抽出する方法を図７を用いて説明する。Ｄ／
Αコンバータは、ＬＲクロックのローからハイへのクロ
ックエッジおよびハイからローへのクロックエッジで所
定数のデータの読み込みを行う。したがって、図７に示
すように、第１のＤ−ＦＦ４１が出力するＬＲクロック
に基づいて各チャンネルデータの分離を行う第１のＤ／
Αコンバータ３７では、ＲＦチャンネルおよびＲＣチャ
ンネルのデータを読み込むことになる。一方、第２のＤ
−ＦＦ４３が出力するＤ−ＬＲクロックに基づいて各チ
ャンネルデータの分離を行う第２のＤ／Αコンバータ３
９では、ＲＳチャンネルおよびＲＷチャンネルのデータ
を読み込むことになる。このようにして、ＤＳＰ３１が
データ出力端子５５から出力したＲＦ、ＲＳ、ＲＣ、Ｒ
Ｗチャンネルの各データを分離することができる。 ［その他の実施形態］前述の実施形態においては、２倍
ＬＲクロック出力端子３１４から通常の２倍の周波数を
有する２倍ＬＲクロックを出力することとしたが、通常
のｎ倍の周波数を有するＬＲクロックであれば、２倍に
限定されない。例えば、３倍、４倍等であってもよい。
前述の実施形態においては、ＤＳＰ３１は、ひとかたま
りの各チャンネル・データを２倍ＬＲクロックの半周期
内に収まるように出力するとしたが、ひとかたまりの各
チャンネル・データをｎ倍周波数のＬＲクロックの半周
期内に収まるように出力するのであれば、これに限定さ
れない。例えば、ひとかたまりの各チャンネル・データ
を、３倍ＬＲクロック、４倍ＬＲクロック等の半周期内
に納るように出力するようにしてもよい。前述の実施形
態においては、２倍ＬＲクロックおよびＧＰＩＯ信号に
基づいて、互いに１／４周期ずれたＬＲクロックおよび
Ｄ−ＬＲクロックを生成するとしたが、ｎ倍周波数の振
り分けクロックおよびデータ識別フラグに基づいて、互
いに１／（２ｎ）周期ずれた第１の振り分けクロックか
ら第ｎの振り分けクロックを生成するのであればこれに
限定されない。例えば、３倍ＬＲクロックおよびＧＰＩ
Ｏ信号に基づいて、互いに１／６周期ずれた第１のＬＲ
クロック、第２のＬＲクロック、第３のＬＲクロックを
生成するようしてもよい。前述の実施形態においては、
各チャンネル・データを２４ビット・データとしたが、
これに限定されない。各チャンネル・データが、正常に
再生できるものであれば、１６ビット、３２ビット、６
４ビット等であってもよい。また、２n倍のビット数に
限定されるものでもない。前述の実施形態においては、
ΑＶアンプ２１は、オーディオ・データとして８チャン
ネルのデータを生成するとしたが、チャンネル数はこれ
に限定されない。例えば、１０チャンネル、１２チャン
ネル等であってもよい。
１の一実施形態を以下において説明する。 １．機能ブロック図 デジタル処理装置１の機能ブロック図を図１に示す。デ
ジタル処理装置１は、処理部１１、振り分けクロック生
成部１３および第１のＤ／Α変換部１５（１）、第２の
Ｄ／Α変換部１５（２）、・・・、第ｎのＤ／Α変換部
１５（ｎ）を有している。処理部１１は、処理結果デー
タを出力するためのデータ出力端子２１、通常のｎ倍の
周波数を有する振り分けクロックを出力する振り分けク
ロック出力端子２３およびデータ出力端子２１から出力
される処理結果データのフレームを識別するためのデー
タ識別フラグを出力するデータ識別フラグ出力端子２５
を備えている。振り分けクロック生成部１３は、ｎ倍周
波数の振り分けクロックおよびデータ識別フラグに基づ
いて、互いに１／（２ｎ）周期ずれた第１の振り分けク
ロックから第ｎの振り分けクロックを生成する。第１の
Ｄ／Α変換部１５（１）、第２のＤ／Α変換部（２）、
・・・、第ｎのＤ／Α変換部１５（ｎ）は、処理部から
の処理結果データを受け、振り分けクロックにしたがっ
て、２種類のデータを振り分けつつ、Ｄ／Ａ変換する。
さらに、当該第１のＤ／Α変換部１５（１）、第２のＤ
／Α変換部（２）、・・・、第ｎのＤ／Α変換部１５
（ｎ）には、それぞれに対応する第１から第ｎの振り分
けクロックが与えられる。これにより、より多くの種類
のデータを処理結果データに混在させることができる。 １−２．データ分離の概要 前述のデジタル処理装置１が、如何にして処理結果デー
タから複数種類のデータを抽出するのか、その処理原理
の概要を図２を用いて説明する。図２は、処理結果デー
タおよび各振り分けクロックのタイミング図である。図
２において、処理結果データΑ１、Ｂ１、・・・、Α
２、Ｂ２、・・・は、データの種類を表す。また、各処
理結果データΑ１、Ｂ１、・・・、Α２、Ｂ２、・・・
は、ある一定量のデータを有するかたまりを形成してい
る（つまり、データ群を形成している）。また、１組の
処理結果データのかたまりΑ１、Ｂ１、・・・、Α２、
Ｂ２、・・・が１フレームに相当する。処理部１１は、
各処理結果データを順番に出力する。各Ｄ／Α変換部に
は、処理結果データと各Ｄ／Α変換部に対応する振り分
けクロックとが与えられる。各振り分けクロックは、隣
接する番号を有する振り分けクロックとは１／（２ｎ）
周期のずれを有している。各Ｄ／Α変換部は、振り分け
クロックが与えられると、例えば、ローからハイのクロ
ックエッジおよびハイからローのクロックエッジから数
えて所定数の処理結果データを読み込む。第１のＤ／Α
変換部１５（１）においては、第１の振り分けクロック
のローからハイのクロックエッジＥ１で処理結果データ
Α１を、ハイからローのクロックエッジＥ２で処理結果
データΑ２を読み込む。他のＤ／Α変換部についても同
様である。これにより、第１のＤ／Α変換部１５（１）
は処理結果データΑ１およびΑ２を、第２のＤ／Α変換
部１５（２）は処理結果データＢ１およびＢ２を、第３
のＤ／Α変換部（３）は処理結果データＣ１およびＣ２
を、・・・、第ｎのＤ／Α変換部（ｎ）は処理結果デー
タＮ１およびＮ２（図示せず）を、それぞれ読み込むこ
とになる。各Ｄ／Α変換部は、各自が読み込んだ２種類
の処理結果データを振り分け、Ｄ／Α変換する。デジタ
ル処理装置１は、このようにして、処理結果データから
複数種類のデータを抽出する。 ２．ハードウェア構成 図１に示すデジタル処理装置１をデジタル・シグナル・
プロセッサ（ＤＳＰ）を用いて実現したΑＶアンプ２１
の回路構成の一部を図３に示す。ΑＶアンプ２１は、音
声再生用のチャンネルとして、レフト・フロント（Ｌ
Ｆ）、レフト・センター（ＬＣ）、ライト・センター
（ＲＣ）、ライト・フロント（ＲＦ）、レフト・サラウ
ンド（ＬＳ）、ライト・サラウンド（ＲＳ）、レフト・
ウーハー（ＬＷ）およびライト・ウーハー（ＲＷ）の合
計８チャンネルを有している。各チャンネル音を再生し
た際の音像の位置（スピーカーの位置）関係を図４に示
す。ΑＶアンプ２１は、ＤＳＰ３１、Ｄ／Αコンバータ
３３、３５、第１のＤ／Αコンバータ３７、第２のＤ／
Αコンバータ３９、第１のＤ−フリップフロップ（Ｄ−
ＦＦ１）４１、第２のＤ−フリップフロップ（Ｄ−ＦＦ
２）４３およびＮＯＴ回路４５を有している。ここで、
実施例における構成要素と請求項における構成要素との
対応関係を示す。ＤＳＰ３１は処理部に、第１のＤ／Α
コンバータ３７および第２のＤ／Αコンバータ３９は第
１から第ｎのΑ／Ｄ変換部に、第１のＤ−フリップフロ
ップ（Ｄ−ＦＦ１）４１、第２のＤ−フリップフロップ
（Ｄ−ＦＦ２）４３およびＮＯＴ回路４５は振り分けク
ロック生成部に、それぞれ対応する。 ２−１．ＤＳＰ ＤＳＰ３１は、ＤＳＰ３１の外部からオーディオ信号を
受け取り、デジタル信号処理を施した後、データ出力端
子５１、５３、５５から出力する。ＤＳＰ３１では、デ
ータ出力端子３１１からＬＷチャンネルおよびＬＣチャ
ンネルの計２チャンネル分のデータを、データ出力端子
３１２からはＬＳチャンネルおよびＬＦチャンネルの計
２チャンネル分のデータを、データ出力端子３１３から
はＲＦチャンネル、ＲＳチャンネル、ＲＣチャンネルお
よびＲＷチャンネルの計４チャンネル分のデータを出力
する。また、ＤＳＰ３１は、入力側で受け取ったＬＲク
ロックの周波数の２倍の周波数を有するＬＲクロック
（２倍ＬＲクロック）を２倍ＬＲクロック出力端子３１
４から出力する。この時、一般に、ＬＲクロックと２倍
ＬＲクロックとの位相関係は非同期となる。さらに、入
力側で受け取ったビットクロックの２倍の周波数を有す
るビットクロック（２倍ビットクロック）を２倍ビット
クロック出力端子３１５から出力する。さらに、ＧＰＩ
Ｏ（General Purpose I/O）出力端子３１６からＧＰＩ
Ｏ信号を出力する。ＤＳＰ３１は、プログラムによっ
て、簡単な信号を出力することができる。本実施形態に
おいては、ＤＳＰ３１のこのような機能を用いて、デー
タ出力端子５５から、ＧＰＩＯ信号を出力させる。ＧＰ
ＩＯ信号は、データの１フレーム（ＬＲクロックの１周
期）を表す信号であり、かつ、非同期であるＬＲクロッ
クと２倍ＬＲクロックとの位相関係を、同期化するため
の信号である。ただし、このＧＰＩＯ信号の出力を出力
端子３１１、３１２、３１３から出力されるデータの先
頭に正確に一致させることはできない。 ２−２．Ｄ／Αコンバータ 各Ｄ／Αコンバータは、ＬＲクロック、処理結果データ
および２倍のビットクロックを入力信号として受け取
る。ＬＲクロックを用いて、処理結果データから２種類
のデータを読み込み・分離する。そして、分離したデー
タをＤ／Α変換した後、出力する。 ２−３．ＮＯＴ／Ｄ−ＦＦ回路 Ｄ−フリップフロップ（Ｄ−ＦＦ）は、入力の現在の値
が、出力の次の状態に等しいフリップフロップである。
第１のＤ−ＦＦ４１は、ＤＳＰ３１から出力されたＧＰ
ＩＯ信号およびＤＳＰ３１から出力された２倍ＬＲクロ
ックをＮＯＴ回路４５で反転した２倍ＬＲクロックを入
力として受け取る。第２のＤ−ＦＦ４３は、第１のＤ−
ＦＦが出力した信号およびＤＳＰ３１から出力された２
倍ＬＲクロックを入力として受け取る。このような回路
構成によって、互いに１／（２＊２）＝１／４周期ずれ
たＬＲクロックを生成する。このようなＬＲクロックの
生成方法については、後に詳述する。 ３．ＤＳＰが出力するデータ ＤＳＰ３１の各端子から出力されるデータ間のタイミン
グ図を図５に示す。ＤＳＰ３１は、データ出力端子５１
から、ＬＲクロックのローからハイへのクロックエッジ
に同期してＬＷチャンネルのデータを出力し、また、ハ
イからローへのクロックエッジに同期してＬＣチャンネ
ルのデータを出力する。さらに、データ出力端子５３か
ら、ＬＲクロックのローからハイへのクロックエッジに
同期してＬＳチャンネルのデータを出力し、また、ハイ
からローへのクロックエッジに同期してＬＦチャンネル
のデータを出力する。ＤＳＰ３１は、ひとかたまりの各
チャンネルのデータを２倍ＬＲクロックの半周期内に納
るように、各データを出力する。本実施形態において
は、各チャンネルのデータを２４ビットデータとしてい
るので、２倍ＬＲクロックの１周期を６４（＝２6）ビ
ットクロック周期としている（１ビットクロック周期＝
ビットクロックの１クロック周期）。なお、各クロック
の周期は、２n倍に設定することが一般的である。した
がって、２倍ＬＲクロックの１周期＝３２（＝２5）ビ
ットクロック周期とすると、半周期＝１６ビットクロッ
ク周期となり２４ビットのデータを半周期に納めること
ができない）。なお、２倍ＬＲクロックを６４ビットク
ロック周期としているので、ＬＲクロックは１２８ビッ
トクロック周期となる。ＤＳＰ３１は、データ出力端子
５５から、２倍ＬＲクロックの１回目のローからハイへ
のクロックエッジに同期してＲＦチャンネルのデータを
出力し、また、２回目のローからハイへのクロックエッ
ジに同期してＲＣチャンネルのデータを出力する。ま
た、２倍ＬＲクロックの１回目のハイからローへのクロ
ックエッジに同期してＲＳチャンネルのデータを出力
し、また、２回目のハイからローへのクロックエッジに
同期してＲＳチャンネルのデータを出力する。 ４．データの分離方法 ４−１．概要 データ出力端子５１およびデータ出力端子５３から出力
される各チャンネルのデータについては、これまでのΑ
Ｖアンプと同じ回路構成によって各データを分離するこ
とができる。しかし、データ出力端子５５から出力され
るデータについては、４チャンネル分のデータを出力し
ているため、従来と同じ回路構成では各データを分離す
ることはできない。ΑＶアンプ２１では、互いに１／４
周期ずれたＬＲクロック利用することによって、各デー
タを分離する。以下において、互いに１／４周期ずれた
ＬＲクロックの生成方法および各データの分離ついて説
明する。 ４−２．振り分けクロックの生成方法 振り分けクロックの生成方法を図６に示すタイミング図
を用いて説明する。第１のＤ−ＦＦ４１は、ＤＳＰ３１
から出力された２倍ＬＲクロックをＮＯＴ回路４５によ
って反転した反転２倍ＬＲクロックをクロック端子か
ら、また、ＧＰＩＯ信号をＤ端子から受け取る。前述の
ように、ＧＰＩＯ信号は、データの１フレーム（ＬＲク
ロックの１周期）を表す信号であるが、出力データの先
頭に正確に一致させることはできない。第１のＦＦ４１
は、ＧＰＩＯ信号を反転２倍ＬＲクロックの立上がりで
ラッチする。これによって、反転２倍ＬＲクロックに同
期した（つまり、データの先頭に一致した）ＧＰＩＯ信
号を得ることができる。ＧＰＩＯ信号は、ＬＲクロック
と同じ周期を有しているので、実際上は、反転２倍ＬＲ
クロックに同期したＬＲクロックが得られることにな
る。第２のＤ−ＦＦ４３は、第１のＤ−ＦＦ４１の出力
をＤ端子から、また、２倍ＬＲクロックをクロック端子
から受け取る。Ｄ−ＦＦは、入力の状態を１クロックだ
け遅らす遅延素子と考えられる。したがって、第１のＤ
−ＦＦ４１の出力から２倍ＬＲクロックの１クロック分
（ｔ2LR）だけ遅れたＤ−ＬＲクロックを得ることがで
きる。このようにして、２倍ＬＲクロックに同期し、か
つ、互いに１／４周期ずれたＬＲクロックおよびＤ−Ｌ
Ｒクロックを生成する。 ４−３．データ分離 データ出力端子５５から出力される各チャンネル・デー
タを分離・抽出する方法を図７を用いて説明する。Ｄ／
Αコンバータは、ＬＲクロックのローからハイへのクロ
ックエッジおよびハイからローへのクロックエッジで所
定数のデータの読み込みを行う。したがって、図７に示
すように、第１のＤ−ＦＦ４１が出力するＬＲクロック
に基づいて各チャンネルデータの分離を行う第１のＤ／
Αコンバータ３７では、ＲＦチャンネルおよびＲＣチャ
ンネルのデータを読み込むことになる。一方、第２のＤ
−ＦＦ４３が出力するＤ−ＬＲクロックに基づいて各チ
ャンネルデータの分離を行う第２のＤ／Αコンバータ３
９では、ＲＳチャンネルおよびＲＷチャンネルのデータ
を読み込むことになる。このようにして、ＤＳＰ３１が
データ出力端子５５から出力したＲＦ、ＲＳ、ＲＣ、Ｒ
Ｗチャンネルの各データを分離することができる。 ［その他の実施形態］前述の実施形態においては、２倍
ＬＲクロック出力端子３１４から通常の２倍の周波数を
有する２倍ＬＲクロックを出力することとしたが、通常
のｎ倍の周波数を有するＬＲクロックであれば、２倍に
限定されない。例えば、３倍、４倍等であってもよい。
前述の実施形態においては、ＤＳＰ３１は、ひとかたま
りの各チャンネル・データを２倍ＬＲクロックの半周期
内に収まるように出力するとしたが、ひとかたまりの各
チャンネル・データをｎ倍周波数のＬＲクロックの半周
期内に収まるように出力するのであれば、これに限定さ
れない。例えば、ひとかたまりの各チャンネル・データ
を、３倍ＬＲクロック、４倍ＬＲクロック等の半周期内
に納るように出力するようにしてもよい。前述の実施形
態においては、２倍ＬＲクロックおよびＧＰＩＯ信号に
基づいて、互いに１／４周期ずれたＬＲクロックおよび
Ｄ−ＬＲクロックを生成するとしたが、ｎ倍周波数の振
り分けクロックおよびデータ識別フラグに基づいて、互
いに１／（２ｎ）周期ずれた第１の振り分けクロックか
ら第ｎの振り分けクロックを生成するのであればこれに
限定されない。例えば、３倍ＬＲクロックおよびＧＰＩ
Ｏ信号に基づいて、互いに１／６周期ずれた第１のＬＲ
クロック、第２のＬＲクロック、第３のＬＲクロックを
生成するようしてもよい。前述の実施形態においては、
各チャンネル・データを２４ビット・データとしたが、
これに限定されない。各チャンネル・データが、正常に
再生できるものであれば、１６ビット、３２ビット、６
４ビット等であってもよい。また、２n倍のビット数に
限定されるものでもない。前述の実施形態においては、
ΑＶアンプ２１は、オーディオ・データとして８チャン
ネルのデータを生成するとしたが、チャンネル数はこれ
に限定されない。例えば、１０チャンネル、１２チャン
ネル等であってもよい。
【図１】本発明にかかるデジタル処理装置１の実施形態
における機能ブロック図である。
における機能ブロック図である。
【図２】デジタル処理装置１の処理原理を示す図であ
る。
る。
【図３】ΑＶアンプ２１のハードウェア構成を示す図で
ある。
ある。
【図４】ΑＶアンプ２１が再生する音像（スピーカーの
位置）を示した図である。
位置）を示した図である。
【図５】各チャンネル・データ、ＬＲクロックおよび２
倍ＬＲクロックに関するタイミング図である。
倍ＬＲクロックに関するタイミング図である。
【図６】振り分けクロックの生成方法を説明するための
タイミング図である。
タイミング図である。
【図７】データ出力端子５５から出力される各チャンネ
ル・データを分離・抽出する方法を説明するための図で
ある。
ル・データを分離・抽出する方法を説明するための図で
ある。
【図８】従来のΑＶアンプ１００を示した図である。
【図９】従来のΑＶアンプ１００が再生する音像（スピ
ーカーの位置）を示した図である。
ーカーの位置）を示した図である。
【図１０】各チャンネル・データおよびＬＲクロックに
関するタイミング図である。
関するタイミング図である。
１・・・・・デジタル処理装置
１１・・・・・処理部
１３・・・・・振り分けクロック生成部
１５・・・・・Ｄ／Α変換部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 北山 浩司
大阪府寝屋川市日新町２番１号 オンキ
ョー株式会社内
(56)参考文献 特開 昭60−240235（ＪＰ，Ａ)
特開 平４−217133（ＪＰ，Ａ)
特開 平４−77134（ＪＰ，Ａ)
特開 平１−140828（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 5/22
H03M 1/66
Claims (4)
- 【請求項１】処理結果データを出力するためのデータ出
力端子と、通常のｎ倍の周波数を有する振り分けクロッ
クを出力する振り分けクロック出力端子と、データ出力
端子から出力される処理結果データのフレームを識別す
るためのデータ識別フラグを出力するデータ識別フラグ
出力端子とを備えた処理部と、 ｎ倍周波数の振り分けクロックおよびデータ識別フラグ
に基づいて、互いに１／（２ｎ）周期ずれた第１の振り
分けクロックから第ｎの振り分けクロックを生成する振
り分けクロック生成部と、 処理部からの処理結果データを受け、振り分けクロック
にしたがって、２種類のデータを振り分けつつ、Ｄ／Ａ
変換する第１から第ｎのＤ／Ａ変換部であって、それぞ
れに対応する第１から第ｎの振り分けクロックが与えら
れた第１から第ｎのＤ／Ａ変換部と、 を備えたデジタル処理装置。 - 【請求項２】請求項１のデジタル処理装置において、 処理部は、ひとかたまりの処理結果データをｎ倍周波数
の振り分けクロックの半周期内に収まるように出力する
こと、を特徴とするデジタル処理装置。 - 【請求項３】処理部からの処理結果データをＤ／Ａ変換
部に与えて変換する際のデータ伝送方法であって、処理
部から出力されたｎ倍周波数の振り分けクロックおよび
データ識別フラグに基づいて、互いに１／（２ｎ）周期
ずれた第１の振り分けクロックから第ｎの振り分けクロ
ックを生成し、それぞれに対応する第１から第ｎの振り
分けクロックを第１から第ｎのＤ／Ａ変換部に与え、各
Ｄ／Ａ変換部において、処理部からの処理結果データを
受け、振り分けクロックにしたがって、２種類のデータ
を振り分けつつ、Ｄ／Ａ変換する、 ことを特徴とするデータ伝送方法。 - 【請求項４】請求項３のデータ伝送方法において、処理
部は、ひとかたまりの処理結果データをｎ倍周波数の振
り分けクロックの半周期内に収まるように出力したこ
と、を特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341299A JP3404551B2 (ja) | 1999-07-28 | 1999-07-28 | デジタル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341299A JP3404551B2 (ja) | 1999-07-28 | 1999-07-28 | デジタル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044973A JP2001044973A (ja) | 2001-02-16 |
| JP3404551B2 true JP3404551B2 (ja) | 2003-05-12 |
Family
ID=16638810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21341299A Expired - Fee Related JP3404551B2 (ja) | 1999-07-28 | 1999-07-28 | デジタル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404551B2 (ja) |
-
1999
- 1999-07-28 JP JP21341299A patent/JP3404551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001044973A (ja) | 2001-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5245667A (en) | Method and structure for synchronizing multiple, independently generated digital audio signals | |
| US6438434B1 (en) | Mixing, coding and decoding devices and methods | |
| US20080170719A1 (en) | Signal processing apparatus | |
| JPH1094099A (ja) | ステレオ音響システム | |
| US20070174756A1 (en) | Reproducing circuit | |
| JP3404551B2 (ja) | デジタル処理装置 | |
| US6683927B1 (en) | Digital data reproducing apparatus and method, digital data transmitting apparatus and method, and storage media therefor | |
| KR970011724B1 (ko) | 디지탈 오디오신호 혼합회로 | |
| JPH1153841A (ja) | 音声信号処理装置および音声信号処理方法 | |
| JP4770877B2 (ja) | Ｄａ変換器 | |
| JP3770219B2 (ja) | Ｄａ変換器 | |
| US20020003765A1 (en) | Signal processing device and signal processing method | |
| JPH0856369A (ja) | デジタルデータのサンプリング位相の変換回路 | |
| US8064615B2 (en) | Audio signal processing apparatus | |
| JP3384262B2 (ja) | オーディオデータの入力方式 | |
| JP3562127B2 (ja) | パルス幅変調回路 | |
| JP2773616B2 (ja) | 同期基準波生成装置 | |
| JP3500026B2 (ja) | データ変調装置、及びデータ変調方法 | |
| JPS62173900A (ja) | デジタルオ−デイオ信号再生装置 | |
| JPH1098799A (ja) | ミキシング装置及びそれを用いたオーディオシステム | |
| JP2758855B2 (ja) | データ録音再生回路 | |
| JP2000165824A (ja) | 映像音声信号伝送システム | |
| JP3096801B2 (ja) | 時系列データ処理装置 | |
| JPH0774641A (ja) | オーディオ信号変換方法 | |
| JP2012175427A (ja) | オーディオミキシング装置及び方法並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |