KR970011724B1 - 디지탈 오디오신호 혼합회로 - Google Patents

Abstract

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Description

디지탈 오디오신호 혼합회로

제1도는 종래의 디지탈 오디오신호 혼합회로의 구성도.

제2도는 일반적인 디지탈오디오 데이타의 형식을 나타낸 파형도.

제3도는 본 발명에 따른 디지탈 오디오신호 혼합회로의 구성도.

제4도는 본 발명의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

11,12 : 아날로그/디지탈변환기,13,14 : 혼합기,

31,32 : 직병렬변환기,33,34,38 : 래치,

35,37 : 선택기,36 : 가산기,

39 : 병직렬변환기.

본 발명은 디지탈 오디오 시스템에 있어서 여러가지 형식(format)의 디지탈 오디오 중에서 샘플링 주파수가 서로 다른 오디오신호들을 혼합하는 회로에 관한 것으로, 특히 회로의 구성을 간소화하고 원가를 절감할 수 있다는 디지탈 오디오신호 혼합회로에 관한 것이다.

멀티미디어 기기에서는 여러가지 형식의 디지탈 오디오를 동시에 사용하면서 각각의 장점만을 취하고 최소의 데이타량을 사용하여 최대한의 효과를 내기 위해서 이들 오디오신호를 혼합하여 사용하게 되는데, 통상 샘플링 주파수가 다른 두 디지탈 오디오 데이타를 동시에 재생하기 위해서는 순간적으로 한가지 오디오 데이타를 포기하면서 선택적으로 다른 오디오 데이타만을 재생하던지, 각각의 재생 경로를 통하여 재생한 후 아날로그 신호를 합치는 방식을 이용하게 된다. 이렇게 하는 이유는 위상이 틀어지기 때문에 두가지 디지탈 데이타의 혼합이 매우 어렵기 때문이다. 가정용 멀티미디어 기기인 CD-I(Interactive) 제품의 경우에도 여러가지 디지탈 오디오신호를 사용하는데, 일반적인 CD-디지탈 오디오(Digital Audio), CD-I에서 채용한 ADPCM(Adaptive Differential Pulse Code Modulation) 디지탈 오디오와 CD-I에서 새로이 채용한 MPEG(Moving Picture Experts Group) 오디오를 혼합하여 사용하고 있다. 이러한 여러 형식의 데이타를 이용하여 여러갖 효과를 낼 수 있는데, 배경음악을 MPEG 오디오로 표현하고 상황에 따른 별도의 음향효과를 ADPCM 데이타로 나타내는 것은 대표적인 예가 될 것이다. 이러한 효과를 구현하기 위해서는 형식의 종류에 따른 복수개의 디지탈/아날로그변환기를 사용해야 한다.

제1도는 두가지 다른 형식의 오디오, 예를 들면 [가]라는 형식의 디지탈 오디오와 [나]라는 형식의 디지탈 오디오를 동시에 재생하면서 혼합하고자 할 경우에 사용되던 회로의 구성을 나타낸 것이다.

제2A 및 제2B도는 일반적인 디지탈오디오 데이타의 형식을 나타낸 파형도이다. 상기 제2A 및 제2B도는 샘플링 주파수가 다른 16비트 디지탈 오디오의 형식을 예로 든 것에 불과하므로, 각각을 상기 [가]형식과 [나]형식으로 보아도 무방하다. 이렇게 샘플링 주파수가 다르므로 이 두형식의 디지탈 오디오를 동시에 재생하면서 혼합하고자 할 경우 왼쪽 채널, 오른쪽 채널 데이타를 구분하는 LRCK1, LRCK2의 주파수가 서로 다르게 되고, 각각의 직렬(serial) 데이타 SData1과 SData2의 정화간 래치(latch)를 위한 클럭 SCLK1과 SCLK2의 주파수도 서로 달라야 한다.

상기 제1도는 [가]형식의 직렬 데이타 SData1과 상기 데이타 SData1을 상승구간에서 래치할 수 있는 클럭 BCLK1과 상기 데이타 SData1이 왼쪽 채널에 대한 데이타인지 오른쪽 채널에 대한 데이타인지를 나타내는 채널구분신호 LRCK1을 입력하여 아날로그 신호이 형태로 양 채널신호 L1과 R1을 출력하는 제1디지탈/아날로그변환기 11과, [나]형식의 직렬 데이타 SData2와 상기 데이타 SData2를 상승구간에서 래치할 수 있는 클럭 BCLK1와 상기 데이타 SData2가 왼쪽 채널에 대한 데이타인지 오른쪽 채널에 대한 데이타인지를 나타내는 채널구분신호 LRCK2를 입력하여 아날로그 신호의 형태로 양채널신호 L2와 R2를 출력하는 제2디지탈/아날로그변환기 12와, 상기 두 가지 오디오를 동시에 재생하기 위해서 상기 아날로그 형태의 왼쪽 채널신호 L1과 L2를 합하여 하나의 신호 LOut를 생성하는 제1혼합기 13과, 상기 두가지 오디오를 동시에 재생하기 위해서 상기 아날로그 형태의 오른쪽 채널신호 R1과 R2를 합하여 하나의 신호 ROut를 생성하는 제2혼합기 14로 구성된다.

그러나 상기와 같이 두가지의 오디오신호를 혼합하여 재생하고자 할 경우에는 각각의 형식에 맞는 디지탈/아날로그변환기를 따로 사용하여 아날로그 신호를 혼합하여야 하는데, 이렇게 각각의 디지탈/아날로그변환기를 사용하게 되면 회로의 구성이 복잡해지고 원가가 비싸진다는 문제점이 있다.

따라서 본 발명의 목적은 회로의 구성을 간소화하고 원가를 절감할 수 있는 디지탈 오디오신호 혼합회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 샘플링 주파수가 다른 다수의 디지탈 오디오 데이타를 혼합하여 아날로그 형태의 혼합신호를 발생하는 회로에 있어서, 각 형식의 직렬 디지탈 오디오 데이타를 해당 비트클럭에 동기를 맞추어 병렬 데이타로 변환시키기 위한 직병렬변환부와, 상기 병렬 데이타들을 합하여 하나의 병렬 데이타로 출력하기 위한 가산부와, 상기 하나의 병렬 데이타를 특정 비트클럭에 동기를 맞추어 직렬 데이타로 변화시키기 위한 병직렬변환부와, 상기 병직렬변환부에서 출력된 데이타를 아날로그 형태로 변환하기 위한 디지탈/아날로그변환부로 구성함을 특징으로 한다. 이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자, 주파수 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명이 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에서는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제3도는 본 발명에 따른 디지탈 오디오신호 혼합회로의 구성도로서, 제1직렬 디지탈 오디오 데이타 SData1과 상기 데이타에 대한 제1비트클럭 BCLK1을 받아서 제1병렬 데이타 PData1으로 변환시키는 제1직병렬변환기 31과, 제2직렬 디지탈 오디오 데이타 SData2와 상기 데이타에 대한 제2비트클럭 BCLK2를 받아서 제2병렬 데이타 PData2로 변환시키는 제2직병렬변한기 32와, 계속적으로 변화하는 상기 제2병렬 데이타 PData2를 한 채널 구간동안 안정된 병렬 데이타로 만들고, 왼쪽 채널에 대한 제3데이타 PData3와 오른쪽 채널에 대한 제4데이타 PData4로 각각 분리하여 일시적으로 저장하기 위한 제1래치 33 및 제2래치 34와 같은 채널의 데이타끼리 혼합할 수 있도록 하기 위하여, 상기 제1병렬 데이타 PData1의 왼쪽 또는 오른쪽 채널인지를 나타내는 신호 LRSEL에 따라 상기 제3 및 제4데이타 PData3, PData4 중 하나를 선택하여 제5병렬 데이타 PData5로서 출력하는 제1선택기 35와, 상기 제1 및 제5병렬 데이타 PData1과 PData5를 합하여 하나의 제6병렬 데이타 PData6로 출력하기 위한 가산기 36과, 상기 가산기 36에서 출력된 값이 16비트의 최대값인 0xFFFF를 초과할 경우에는 최대값을, 초과하지 않았을 경우에는 상기 가산된 값을 선택하여 제7병렬 데이타 PData7로서 출력함으로써 오버플로우(overflow)를 방지하기 위한 제2선택기 37과, 계속적으로 변화하는 상기 제7병렬 데이타 PData7를 입력하여 한 채널 구간동안 안정된 제8데이타 PData8를 발생시키기 위한 래치 38과, 상기 래치 38를 동작시키기 위한 래치클럭 S를 반전시킨 신호를 로드(load)하고 한 채널동안 안정된 데이타 PData8를 상기 제1비트클럭 BCLK1을 이용하여 직렬 데이타로 변화시키기 위한 병직렬변환기 39로 구성된다.

상기와 같은 구성을 갖는 직렬 디지탈 오디오신호 혼합회로의 상세한 동작을 제4도에 나타낸 본 발명에 따른 동작 파형을 참조하여 설명하면 다음과 같다.

[가]라는 샘플링 주파수로 생성된 디지탈 오디오 데이타는 제1직병렬변환기 31에서 직렬 데이타 SData1과 상기 직렬 데이타 SData1에 대한 클럭 BCLK1을 입력하여 병렬 데이타 PData1으로 변환되고, [나]라는 샘플링 주파수로 생성된 디지탈 오디오 데이타는 제2직병렬변환기 32에서 직렬 데이타 SData2와 상기 직렬 데이타 SData2에 대한 클럭 BCLK2를 입력하여 병렬 데이타인 PData2로 변환된다. 단, 제4도에 도시된 직렬 데이타 SData1의 1칸은 1비트를 의미하고 병렬 데이타 PData1의 1칸은 16비트를 의미한다. 이와 같이 1칸이 의미하는 비트 수가 다름에도 불구하고 병렬 데이타와 직렬데이타를 유사하게 표현한 것은 직렬 데이타 1비트가 입력될 때 마다 그에 대응하여 16비트의 병렬 데이타 역시 바뀌게 되므로 이러한 상황을 나타내기 위해서이다. 그러므로 상기 제4도에 도시된 병렬 데이타 PData3A, PData3B, PData4A, PData8A, PData8B 등은 모두 16비트이다.

상기 두 병렬 데이타 PData1, PData2는 샘플링 주파수가 다르기 때문에 그 위상이 서로 다르고, 직렬 데이타는 계속적으로 입력되므로 출력되는 병렬 데이타도 계속적으로 변하게 되어 무조건 혼합하게 되면 위상이 틀어지게 되고 원하지 않는 데이타가 혼합되어 진다. 그러므로 상기 병렬 데이타인 PData2를 상기 두 디지탈 오디오 데이타가 혼합되는 시점에서 안정된 병렬 데이타로 유지하여야 한다. 이에 본 실시예에서는 제4도에 도시된 바와 같이 왼쪽 채널의 데이타가 나오는 시점(T1)에서 제1래치클럭(LCLKL)을 발생시키고 이를 제3도의 제1래치 33에서 받아서 병렬 데이타 PData3을 생성하고, 제4도에 도시된 바와 같이 오른쪽 채널의 데이타가 나오는 시점(T2)에서 제2래치클럭(LCLKR)을 발생시키고 이를 제3도의 제2래치 34에서 받아서 병렬 데이타 PData4를 생성한다. 상기의 두 병렬 데이타 PData3과 PData4는 제4도에서와 같이 상기 병렬 데이타 PData1이 왼쪽 채널에 대한 데이타인지 오른쪽 채널에 대한 데이타인지를 나타내는 선택신호 LRSEL에 의하여 제3도의 제1선택기 35에서 하나의 병렬 데이타 PData5가 선택되어 진다.

상기의 병렬 데이타 PData1과 PData5는 가산기 36에서 혼합되어 두 오디오 데이타가 혼합되어진 새로운 병렬 데이타 PData6이 생성된다. 이때 상기의 가산기 36에서 상기의 두 병렬 데이타를 합한 값이 16비트의 최대치인 0xFFFF를 초과하지 않으면 캐리단자(carry : ca)가 로우상태로 되므로 제2선택기 37에서 상기 가산기 36의 출력인 병렬 데이타 PData6를 선택하여 PData7로 출력하게 된다. 그러나 상기 가산기 36의 합이 최대값인 0xFFFF를 초과하게 되면 상기 캐리단자(ca)가 하이상태로 되어 상기 제2선택기 37에서는 상기 가산기 36의 출력인 PData6을 선택하는 것이 아니라 병렬 데이타의 최대값인 0xFFFF를 선택하여 병렬 데이타 PData7로 출력함으로써 오버플로우를 방지한다.

상기 병렬데이타 PData7는, 계속적으로 입력데이타의 변화에 따라 상기 가산기 36의 출력이 변하게 되므로, 래치 38에서 제4도에 도시된 바와 같은 제3래치클럭(LCLKS)을 이용하여 데이타를 래치함으로써 제4도에 도시된 바와 같은 병렬 데이타 PData8를 생성해낸다. 상기 제4도에서 각 병렬 데이타 PData8A와 PData8B는 각 순간에 생성되는 값을 구별하여 나타낸 것이지만, 여기서는 편의상 이들 병렬 데이타를 구분 없이 PData8라 표시하기도 한다.

상기 병렬 데이타 PData8의 구성을 자세히 보면, 제4도에 도시된 바와 같이 왼쪽 채널에 대한 데이타인 병렬데이타 PData3A와 상기 PData1에서 유효한 데이타(제4도의 PData1에 빗금이 쳐있는 부분)가 합해져서 특정 순간 T3에 상기 제3래치클럭 LCLKS에 의해 래치됨으로써 병렬 데이타 PData8A가 생성되고, 오른쪽 채널에 대한 병렬 데이타 PData4A와 상기 PData1의 유효한 데이타가 합해져 상기 제3래치클럭 LCLKS에 의해 병렬 데이타 PData8B가 생성된다. 상기 병렬 데이타 PData8는 직렬 데이타를 입력하여 아날로그 데이타로 변환하는 일반적인 디지탈/아날로그변환기(제3도에는 도시하지 않았음.)에 입력될 수 있도록 다시 직렬 데이타로 변환되어야 한다. 이에 따라 제3도의 직병렬변환기 31을 이용하여 직렬 데이타로 변환하는데, 상기의 병렬 데이타인 P8은 제4도의 로드신호를 이용하여 상기 직병렬변환기 31에 로드되고 상기 SData1의 클럭인 BCLK1를 이용하여 병렬 데이타를 제4도에 도시된 바와 같은 타이밍으로 직렬 데이타 SOut로 변환시키게 된다. 제4도에 도시된 상기 직렬 데이타 SOut의 1칸은 1비트를 의미한다.

상술한 바와 같은 본 발명은 디지탈 오디오의 소스(source)의 갯수에 따라 다수개의 디지탈/아날로그변환기를 필요로 하던 기존의 회로에 비하여, 단 하나의 디지탈/아날로그변환기만을 사용하면 되므로 원가가 대폭 절감되며 회로가 간단해지는 장점이 있다. 또한 본 발명을 ASIC화하여 구성하게 된다면 원가는 더욱 더 줄어들고 회로에서 차지하는 부품의 수도 절감되어 세트의 소형화에 유리하다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에서 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이다. 특히 본 발명의 실시예에서는 두가지 샘플링 주파수에 대한 경우를 예시하였으나, 그 이상이 샘플링 주파수를 갖는 오디오신호를 합하는 경우에도 동일한 방법으로 적용이 가능하다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

1. 샘플링 주파수가 다른 두개의 디지탈 오디오 데이타를 혼합하여 아날로그 형태의 혼합신호를 발생하는 회로에 있어서, 제1형식의 직렬 디지탈 오디오 데이타를 제1비트클럭에 동기를 맞추어 제1병렬 데이타로 변환시키기 위한 제1직병렬변환수단고, 제2형식의 직렬 디지탈 오디오 데이타를 제2비트클럭에 동기를 맞추어 제2병렬 데이타로 변환시키는 제2직병렬변환수단과, 계속적으로 변화하는 상기 제2병렬 데이타를 한 채널 구간동안 안정된 병렬 데이타로 만들고, 왼쪽 채널에 대한 제3데이타와 오른쪽 채널에 대한 제4데이타로 각각 분리하여 일시적으로 저장하기 위한 제1 및 제2래치수단과, 상기 제1병렬 데이타가 왼쪽 또는 오른쪽 어느 채널인지를 나타내는 신호에 응답하여 상기 제3 및 제4데이타 중 하나를 선택적으로 제5데이타로서 출력하여 같은 채널의 데이타끼리 혼합될 수 있도록 하기 위한 제1선택수단과, 상기 제1 및 제5병렬 데이타를 합하여 하나의 제6병렬 데이타로 출력하기 위한 가산수단과, 상기 제6병렬 데이타를 상기 제1비트클럭에 동기를 맞추어 직렬 데이타로 변화시키기 위한 병직렬변환수단과, 상기 병렬변환수단에서 출력된 데이타를 아날로그 형태로 변환하기 위한 디지탈/아날로그변환수단으로 구성됨을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 가산수단과 상기 병직렬변환수단 사이에 접속되며, 상기 제6병렬 데이타가 16비트의 최대값을 초과할 경우에는 최대값을, 초과하지 않았을 경우에는 상기 제6병렬 데이타를 선택적으로 상기 병렬변환수단에 제공하여 오버플로우를 방지하기 위한 제2선택수단을 더 가짐을 특징으로 하는 회로.
3. 제2항에 있어서, 상기 제2선택수단과 상기 병직렬수단 사이에 접속되며, 계속적으로 변화하는 상기 제2선택수단의 출력 데이타를 한 채널 구간동안 안정된 상태로 유지하기 위한 래치수단을 더 가짐을 특징으로 하는 회로.
4. 샘플링 주파수가 다른 다수의 디지탈 오디오 데이타를 혼합하여 아날로그 형태의 혼합신호를 발생하는 회로에 있어서, 각 형식의 직렬 디지탈 오디오 데이타를 해당 비트클럭에 동기를 맞추어 병렬 데이타로 변화시키기 위한 직병렬변환수단과, 상기 병렬 데이타들을 합하여 하나의 병렬 데이타로 출력하기 위한 가산수단과, 상기 하나의 병렬 데이타를 특정 비트클럭에 동기를 맞추어 직렬 데이타로 변화시키기 위한 병직렬 변환수단과, 상기 병직렬변환수단에서 출력된 데이타를 아날로그 형태로 변환하기 위한 디지탈/아날로그변환수단으로 구성됨을 특징으로 하는 회로.
5. 제4항에 있어서, 상기 가산수단과 상기 병직렬변환수단 사이에 접속되며, 상기 가산수단의 출력이 16비트의 최대값을 초과할 경우에는 최대값을, 초과하지 않았을 경우에는 상기 가산수단의 출력을 선택적으로 상기 병직렬변환수단에 제공하여 오버플로우를 방지하기 위한 제2선택수단을 더 구비함을 특징으로 하는 회로.
6. 제5항에 있어서, 상기 제2선택수단과 상기 병직렬수단 사이에 접속되며, 계속적으로 변화하는 상기 제2선택수단의 출력 데이타를 한 채널 구간동안 안정된 상태로 유지하기 위한 래치수단을 더 구비함을 특징으로 하는 회로.
7. 제4항 내지 제6항 중 어느 하나의 항에 있어서, 계속적으로 변화하는 병렬 데이타들을 한 채널 구간동안 안정된 병렬 데이타로 만들기 위한 래치수단을 더 구비함을 특징으로 하는 회로.
8. 제7항에 있어서, 임의의 한 형식의 직렬 데이타에 대응되는 병렬 데이타가 왼쪽 또는 오른쪽 어느 채널인지를 나타내는 신호에 응답하여 상기 제3 및 제4데이타 중 하나를 선택적으로 출력하여 같은 채널의 데이타끼리 혼합될 수 있도록 하기 위한 제1선택수단을 더 구비함을 특징으로 하는 회로.
9. 제7항에 있어서, 상기 래치수단이, 각 병렬 데이타별로 왼쪽 채널에 대한 제3데이타와 오른쪽 채널에 대한 제4데이타로 각각 분리하여 저장함을 특징으로 하는 회로.
10. 제9항에 있어서, 임의의 한 형식의 직렬 데이타에 대응하는 병렬 데이타가 왼쪽 또는 오른쪽 어느 채널인지를 나타내는 신호에 응답하여 상기 제3 및 제4데이타 중 하나를 선택적으로 출력하여 같은 채널의 데이타끼리 혼합될 수 있도록 하기 위한 제1선택수단을 더 구비함을 특징으로 하는 회로.