JP3354739B2 - Ｄａコンバータ - Google Patents
ＤａコンバータInfo
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- JP3354739B2 JP3354739B2 JP05644095A JP5644095A JP3354739B2 JP 3354739 B2 JP3354739 B2 JP 3354739B2 JP 05644095 A JP05644095 A JP 05644095A JP 5644095 A JP5644095 A JP 5644095A JP 3354739 B2 JP3354739 B2 JP 3354739B2
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Description
【０００１】
【産業上の利用分野】この発明は、低分解能・低速度の
ＤＡコンバータを使用して高分解能・高速度のＤＡコン
バータを実現する回路に関する。
ＤＡコンバータを使用して高分解能・高速度のＤＡコン
バータを実現する回路に関する。
【０００２】
【従来の技術】従来技術の例としては、先願の平成４年
特許願第１５８０５１号によるＤＡコンバータの例があ
る。本回路構成は、図３に示すように、波形データ１１
と、微分器１２と、分配器１３と、タイミング発生器３
０と、アナログ加算器４０と、複数（＝Ｎ）チャンネル
の積分器２１とＤＡ変換器２２とで成る。
特許願第１５８０５１号によるＤＡコンバータの例があ
る。本回路構成は、図３に示すように、波形データ１１
と、微分器１２と、分配器１３と、タイミング発生器３
０と、アナログ加算器４０と、複数（＝Ｎ）チャンネル
の積分器２１とＤＡ変換器２２とで成る。
【０００３】特許願第１５８０５１号の説明によれば、
波形データを記憶する波形データ１１とこれに記憶され
る波形データを微分する微分器１２とこの微分データを
一定周期毎に選択出力する分配器１３とより成るメモリ
部１０を有して、分配器１３により選択出力された微分
データを各々積分する積分器２１と、この出力をＤＡ変
換するＤＡ変換器２２とより成るＤＡ変換部２０を複数
チャンネル具備する。そして、メモリ部１０とＤＡ変換
部２０とにタイミング信号を与えるタイミング発生器を
具備し、各々ＤＡ変換された結果を相加するアナログ加
算器４０を具備する任意波形発生器を構成する。これら
によって、各ＤＡ変換器の変化速度は、最終的に求める
波形の変化速度の１／Ｎであり、振幅も１／Ｎで良い。
これによりＤＡ変換器の速度のＮ倍の高速で波形を発生
でき、かつ、出力振幅もＮ倍になるので分解能も向上で
きる。このように説明されている。
波形データを記憶する波形データ１１とこれに記憶され
る波形データを微分する微分器１２とこの微分データを
一定周期毎に選択出力する分配器１３とより成るメモリ
部１０を有して、分配器１３により選択出力された微分
データを各々積分する積分器２１と、この出力をＤＡ変
換するＤＡ変換器２２とより成るＤＡ変換部２０を複数
チャンネル具備する。そして、メモリ部１０とＤＡ変換
部２０とにタイミング信号を与えるタイミング発生器を
具備し、各々ＤＡ変換された結果を相加するアナログ加
算器４０を具備する任意波形発生器を構成する。これら
によって、各ＤＡ変換器の変化速度は、最終的に求める
波形の変化速度の１／Ｎであり、振幅も１／Ｎで良い。
これによりＤＡ変換器の速度のＮ倍の高速で波形を発生
でき、かつ、出力振幅もＮ倍になるので分解能も向上で
きる。このように説明されている。
【０００４】
【発明が解決しようとする課題】上記説明のように、従
来の回路構成において、分配器１３の後に、同一回路で
ある積分器２１をＮチャンネル設ける回路構成となって
いて、このＮチャンネルの積分器２１の回路規模が大き
く、コスト高となる難点があった。
来の回路構成において、分配器１３の後に、同一回路で
ある積分器２１をＮチャンネル設ける回路構成となって
いて、このＮチャンネルの積分器２１の回路規模が大き
く、コスト高となる難点があった。
【０００５】そこで、本発明が解決しようとする課題
は、各チャンネル毎に設けていた積分器を１つ共通化し
た回路構成にして、回路規模の低減及び安価に実現し、
これによって低分解能・低速度のＤＡコンバータを使用
して高分解能・高速度のＤＡコンバータを実現すること
を目的とする。
は、各チャンネル毎に設けていた積分器を１つ共通化し
た回路構成にして、回路規模の低減及び安価に実現し、
これによって低分解能・低速度のＤＡコンバータを使用
して高分解能・高速度のＤＡコンバータを実現すること
を目的とする。
【０００６】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、入力データ７０datを単位遅延
時間（１クロック時間）毎に微分して出力する微分回路
８０手段を設け、微分回路８０手段で微分したデータ
と、加算器７３手段の出力データをＮクロック時間遅延
したデータとを加算して出力する加算器７３手段を設
け、加算器７３手段の出力データを単位遅延時間毎に順
次保存シフトしてＮクロック時間遅延するＮ個の遅延手
段を設け、加算器手段の出力データを順次ラッチ保持す
るＮ個のラッチ保持手段を設け、Ｎ個のラッチ保持手段
からのデータを受けて、各々ＤＡ変換して出力するＮ個
のＤＡコンバータを設け、Ｎ個のＤＡコンバータからの
アナログ信号を受けて、各々を加算して出力するアナロ
グ加算手段を設ける構成手段にする。これにより、複数
ＮチャンネルのＤＡコンバータを有して、低分解能・低
速度のＤＡコンバータを使用して高分解能・高速度のＤ
Ａコンバータを実現する。
に、本発明の構成では、入力データ７０datを単位遅延
時間（１クロック時間）毎に微分して出力する微分回路
８０手段を設け、微分回路８０手段で微分したデータ
と、加算器７３手段の出力データをＮクロック時間遅延
したデータとを加算して出力する加算器７３手段を設
け、加算器７３手段の出力データを単位遅延時間毎に順
次保存シフトしてＮクロック時間遅延するＮ個の遅延手
段を設け、加算器手段の出力データを順次ラッチ保持す
るＮ個のラッチ保持手段を設け、Ｎ個のラッチ保持手段
からのデータを受けて、各々ＤＡ変換して出力するＮ個
のＤＡコンバータを設け、Ｎ個のＤＡコンバータからの
アナログ信号を受けて、各々を加算して出力するアナロ
グ加算手段を設ける構成手段にする。これにより、複数
ＮチャンネルのＤＡコンバータを有して、低分解能・低
速度のＤＡコンバータを使用して高分解能・高速度のＤ
Ａコンバータを実現する。
【０００７】微分回路８０の具体手段としては、入力デ
ータ７０datを単位遅延時間保持するフリップフロップ
７１を設け、入力データ７０datと、フリップフロップ
７１からのデータを受けて、両データを減算する減算器
７２手段で構成する。
ータ７０datを単位遅延時間保持するフリップフロップ
７１を設け、入力データ７０datと、フリップフロップ
７１からのデータを受けて、両データを減算する減算器
７２手段で構成する。
【０００８】
【作用】加算器７３は、Ｎクロック時間遅延したデータ
と減算器７２からの両データを加算することで、入力デ
ータ７０datをＮクロック時間に分割してＤＡ変換用コ
ードデータを生成出力する作用がある。Ｎチャンネルの
ＤＡコンバータ群は、クロックの１／Ｎの速度で動作可
能なＤＡコンバータを使用可能であり、各々のコードデ
ータを受けて、クロックの１／Ｎの速度でデジタル／ア
ナログ信号に変換できる。このことは、ＤＡコンバータ
群は、１チャンネルＤＡコンバータに比べてＮ倍の高速
な入力コードデータをＤＡ変換する作用を持つ。アナロ
グ加算器７９は、Ｎ点のアナログ信号を加算すること
で、１チャンネルのＤＡコンバータのＮ倍の分解能のア
ナログ信号を生成する作用がある。
と減算器７２からの両データを加算することで、入力デ
ータ７０datをＮクロック時間に分割してＤＡ変換用コ
ードデータを生成出力する作用がある。Ｎチャンネルの
ＤＡコンバータ群は、クロックの１／Ｎの速度で動作可
能なＤＡコンバータを使用可能であり、各々のコードデ
ータを受けて、クロックの１／Ｎの速度でデジタル／ア
ナログ信号に変換できる。このことは、ＤＡコンバータ
群は、１チャンネルＤＡコンバータに比べてＮ倍の高速
な入力コードデータをＤＡ変換する作用を持つ。アナロ
グ加算器７９は、Ｎ点のアナログ信号を加算すること
で、１チャンネルのＤＡコンバータのＮ倍の分解能のア
ナログ信号を生成する作用がある。
【０００９】
【実施例】本発明の実施例は、４個のＤＡコンバータを
使用し、積分器を共通化して４倍の高分解能・高速度の
ＤＡコンバータを実現した回路例である。これについ
て、図１と図２を参照して説明する。本原理構成図は、
図２に示すように、波形データ５０と、遅延素子５１、
６１〜６４と、減算器５２と、加算器５３と、デマルチ
プレクサ５４と、ＤＡコンバータ５５〜５８と加算器５
９とで成る。
使用し、積分器を共通化して４倍の高分解能・高速度の
ＤＡコンバータを実現した回路例である。これについ
て、図１と図２を参照して説明する。本原理構成図は、
図２に示すように、波形データ５０と、遅延素子５１、
６１〜６４と、減算器５２と、加算器５３と、デマルチ
プレクサ５４と、ＤＡコンバータ５５〜５８と加算器５
９とで成る。
【００１０】ここで、計算式を示して説明する。デジタ
ル部の演算動作で、入力データをｘとし、デマルチプレ
クサ５４の入力端のデータをｙとし、各遅延素子をｚ-1
とすると、この原理構成図で入力波形データ５０は、単
位遅延時間の遅延素子５１と減算器５２とにより微分さ
れ、このデータが加算器５３の一方の入力データとな
る。 ｙ＝｛（１−ｚ-1）・ｘ＋ｚ-4・ｙ｝.....式である
から、 ∴ｙ＝｛（１−ｚ-1）／（１−ｚ-4）｝・ｘ＝｛１／
（１＋ｚ-1＋ｚ-2＋ｚ-3）｝・ｘとなる演算を実現して
いる。
ル部の演算動作で、入力データをｘとし、デマルチプレ
クサ５４の入力端のデータをｙとし、各遅延素子をｚ-1
とすると、この原理構成図で入力波形データ５０は、単
位遅延時間の遅延素子５１と減算器５２とにより微分さ
れ、このデータが加算器５３の一方の入力データとな
る。 ｙ＝｛（１−ｚ-1）・ｘ＋ｚ-4・ｙ｝.....式である
から、 ∴ｙ＝｛（１−ｚ-1）／（１−ｚ-4）｝・ｘ＝｛１／
（１＋ｚ-1＋ｚ-2＋ｚ-3）｝・ｘとなる演算を実現して
いる。
【００１１】次に、アナログ出力をＱとすると、デマル
チプレクサ５４以後のｙデータは、デマルチプレクサ５
４で４個のＤＡコンバータに分配されてアナログ変換さ
れた後加算されて出力Ｑとなる。即ち、Ｑ＝（１＋ｚ-1
＋ｚ-2＋ｚ-3）・ｙ.....式である。これは式より
Ｑ＝ｘが成り立つ。従って、デジタル入力ｘは、アナロ
グ変換されたＱ出力となる。
チプレクサ５４以後のｙデータは、デマルチプレクサ５
４で４個のＤＡコンバータに分配されてアナログ変換さ
れた後加算されて出力Ｑとなる。即ち、Ｑ＝（１＋ｚ-1
＋ｚ-2＋ｚ-3）・ｙ.....式である。これは式より
Ｑ＝ｘが成り立つ。従って、デジタル入力ｘは、アナロ
グ変換されたＱ出力となる。
【００１２】上記原理を踏まえて、より具体的な回路構
成例は、図２に示すようになり、波形データ５０と、フ
リップフロップ７０、７１、８１〜８８と、減算器７２
と、加算器７３と、ＤＡコンバータ７５〜７８と、アナ
ログ加算器７９とで成る。ここで、上記原理の遅延素子
は、１クロック時間による遅延時間である。
成例は、図２に示すようになり、波形データ５０と、フ
リップフロップ７０、７１、８１〜８８と、減算器７２
と、加算器７３と、ＤＡコンバータ７５〜７８と、アナ
ログ加算器７９とで成る。ここで、上記原理の遅延素子
は、１クロック時間による遅延時間である。
【００１３】波形データ５０は、例えばサイン波形の振
幅値コードデータを格納しているメモリであり、これか
らクロック毎に順次読み出されてリタイミング用フリッ
プフロップ７０によりリタイミングされて減算器７２
と、フリップフロップ７１に供給される。
幅値コードデータを格納しているメモリであり、これか
らクロック毎に順次読み出されてリタイミング用フリッ
プフロップ７０によりリタイミングされて減算器７２
と、フリップフロップ７１に供給される。
【００１４】減算器７２と、フリップフロップ７１と
で、デジタル微分回路を構成している。フリップフロッ
プ７１は、フリップフロップ７０からの入力データ７０
datを１クロック時間の遅延を与えるものである。１ク
ロック後のデータを減算器７２の他方の入力端に供給
し、フリップフロップ７１からの入力データと減算し
て、得た微分データ７２datを加算器７３の一方の入力
端に供給する。
で、デジタル微分回路を構成している。フリップフロッ
プ７１は、フリップフロップ７０からの入力データ７０
datを１クロック時間の遅延を与えるものである。１ク
ロック後のデータを減算器７２の他方の入力端に供給
し、フリップフロップ７１からの入力データと減算し
て、得た微分データ７２datを加算器７３の一方の入力
端に供給する。
【００１５】加算器７３は、上記微分データ７２dat
と、この加算器の出力データを４クロック時間遅延した
データを他方の入力端に供給して、両者を加算し、結果
を４つのフリップフロップ８５〜８８とデータ遅延用の
フリップフロップ８１に供給する。これにより、４クロ
ック時間に分割されたＤＡ変換用コードデータを生成さ
れる。フリップフロップ８１〜８４は、４クロック時間
の遅延を与えて順次加算器７３の他方の入力端に供給す
る。タイミング発生回路７４は、フリップフロップ８５
〜８８に順次加算器７３からの出力データをラッチさせ
る為のラッチクロックを生成し、フリップフロップ８５
〜８８は、このクロックを受けて、クロックの１／４の
低速度のデータをＤＡコンバータ７５〜７８供給してい
る。ＤＡコンバータ７５〜７８は、クロックの１／４の
速度で動作可能なＤＡコンバータであって、各々対応し
たフリップフロップ８５〜８８のコードデータを受け
て、デジタル／アナログ信号に変換した後、アナログ加
算器７９の各々の加算入力端に供給している。このこと
は、逆に言えばクロックの４倍の高速な入力データをＤ
Ａ変換できることを意味する。アナログ加算器７９は、
ＤＡコンバータ７５〜７８からの４つのアナログ信号を
抵抗加算して増幅し、バッファした後、外部に出力して
いる。この４つの抵抗加算により、１つのＤＡコンバー
タの分解能の４倍の分解能のアナログ信号を生成出力で
きることとなる。
と、この加算器の出力データを４クロック時間遅延した
データを他方の入力端に供給して、両者を加算し、結果
を４つのフリップフロップ８５〜８８とデータ遅延用の
フリップフロップ８１に供給する。これにより、４クロ
ック時間に分割されたＤＡ変換用コードデータを生成さ
れる。フリップフロップ８１〜８４は、４クロック時間
の遅延を与えて順次加算器７３の他方の入力端に供給す
る。タイミング発生回路７４は、フリップフロップ８５
〜８８に順次加算器７３からの出力データをラッチさせ
る為のラッチクロックを生成し、フリップフロップ８５
〜８８は、このクロックを受けて、クロックの１／４の
低速度のデータをＤＡコンバータ７５〜７８供給してい
る。ＤＡコンバータ７５〜７８は、クロックの１／４の
速度で動作可能なＤＡコンバータであって、各々対応し
たフリップフロップ８５〜８８のコードデータを受け
て、デジタル／アナログ信号に変換した後、アナログ加
算器７９の各々の加算入力端に供給している。このこと
は、逆に言えばクロックの４倍の高速な入力データをＤ
Ａ変換できることを意味する。アナログ加算器７９は、
ＤＡコンバータ７５〜７８からの４つのアナログ信号を
抵抗加算して増幅し、バッファした後、外部に出力して
いる。この４つの抵抗加算により、１つのＤＡコンバー
タの分解能の４倍の分解能のアナログ信号を生成出力で
きることとなる。
【００１６】ところで、本回路構成において、利用上の
制限がある。即ち、減算器７２で微分し、加算器７３で
遅延したデータと加算した結果の出力データがＤＡコン
バータのコードビット数を越えないような入力データと
する点である。本回路は主にサイン波形データのよう
に、微分データ７２datが大きな値とならない条件が必
要である。この為、例えば、ステップ的にフルスケール
値近くの変化を示す波形データの場合には、オーバーフ
ローする場合があるので好ましくない。
制限がある。即ち、減算器７２で微分し、加算器７３で
遅延したデータと加算した結果の出力データがＤＡコン
バータのコードビット数を越えないような入力データと
する点である。本回路は主にサイン波形データのよう
に、微分データ７２datが大きな値とならない条件が必
要である。この為、例えば、ステップ的にフルスケール
値近くの変化を示す波形データの場合には、オーバーフ
ローする場合があるので好ましくない。
【００１７】上記実施例の説明では、４チャンネルのＤ
Ａコンバータによる回路構成例であったが、Ｎ個のＤＡ
コンバータを設けて、これに対応するフリップフロップ
群を設ける回路構成として、Ｎ倍の高速な入力データを
ＤＡ変換が可能となり、かつＤＡコンバータの分解能の
Ｎ倍の分解能のアナログ信号を生成出力出来ることとな
り、上記実施例同様にして実現可能である。
Ａコンバータによる回路構成例であったが、Ｎ個のＤＡ
コンバータを設けて、これに対応するフリップフロップ
群を設ける回路構成として、Ｎ倍の高速な入力データを
ＤＡ変換が可能となり、かつＤＡコンバータの分解能の
Ｎ倍の分解能のアナログ信号を生成出力出来ることとな
り、上記実施例同様にして実現可能である。
【００１８】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。加
算器７３は、Ｎクロック時間遅延したデータと減算器７
２からの微分データ７２datとを加算することで、Ｎク
ロック時間に分割されたＤＡ変換用コードデータを生成
出力する効果がある。ＮチャンネルのＤＡコンバータ
は、クロックの１／Ｎの速度で動作可能なＤＡコンバー
タを使用可能であり、各々のコードデータを受けて、ク
ロックの１／Ｎの速度でデジタル／アナログ信号に変換
し、これらをアナログ加算器７９で加算することで、Ｎ
倍の高速な入力コードデータをＤＡ変換できる効果があ
る。アナログ加算器７９は、Ｎ点のアナログ信号を加算
することで、１チャンネルのＤＡコンバータのＮ倍の分
解能のアナログ信号を生成する効果がある。
ているので、下記に記載されるような効果を奏する。加
算器７３は、Ｎクロック時間遅延したデータと減算器７
２からの微分データ７２datとを加算することで、Ｎク
ロック時間に分割されたＤＡ変換用コードデータを生成
出力する効果がある。ＮチャンネルのＤＡコンバータ
は、クロックの１／Ｎの速度で動作可能なＤＡコンバー
タを使用可能であり、各々のコードデータを受けて、ク
ロックの１／Ｎの速度でデジタル／アナログ信号に変換
し、これらをアナログ加算器７９で加算することで、Ｎ
倍の高速な入力コードデータをＤＡ変換できる効果があ
る。アナログ加算器７９は、Ｎ点のアナログ信号を加算
することで、１チャンネルのＤＡコンバータのＮ倍の分
解能のアナログ信号を生成する効果がある。
【図１】本発明の、高分解能・高速度のＤＡコンバータ
回路構成図例である。
回路構成図例である。
【図２】本発明の、高分解能・高速度のＤＡコンバータ
の原理構成図である。
の原理構成図である。
【図３】従来の、高分解能・高速度のＤＡコンバータ回
路構成図である。
路構成図である。
Claims (3)
- 【請求項１】 複数（Ｎ）チャンネルのＤＡコンバータ
を有してＤＡ変換する回路において、 入力データ（７０dat）を単位遅延時間毎に微分して出
力する微分回路手段を設け、 微分回路手段で微分したデータと、加算器手段の出力デ
ータをＮクロック時間遅延したデータとを加算して出力
する加算器手段を設け、 加算器手段の出力データを単位遅延時間毎に順次保存シ
フトしてＮクロック時間遅延するＮ個の遅延手段を設
け、 加算器手段の出力データを順次ラッチ保持するＮ個のラ
ッチ保持手段を設け、 Ｎ個のラッチ保持手段からのデータを受けて、各々ＤＡ
変換して出力するＮ個のＤＡコンバータを設け、 Ｎ個のＤＡコンバータからのアナログ信号を受けて、各
々を加算して出力するアナログ加算手段を設け、 以上を具備していることを特徴としたＤＡコンバータ。 - 【請求項２】 微分回路手段は、 入力データ（７０dat）を単位遅延時間保持するフリッ
プフロップ（７１）を設け、 入力データ（７０dat）と、フリップフロップ（７１）
からのデータを受けて、両データを減算する減算器手段
を設け、 以上を具備していることを特徴とした請求項１記載のＤ
Ａコンバータ。 - 【請求項３】 単位遅延時間は、１クロック時間とした
請求項１、２記載のＤＡコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05644095A JP3354739B2 (ja) | 1995-02-21 | 1995-02-21 | Ｄａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05644095A JP3354739B2 (ja) | 1995-02-21 | 1995-02-21 | Ｄａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228153A JPH08228153A (ja) | 1996-09-03 |
| JP3354739B2 true JP3354739B2 (ja) | 2002-12-09 |
Family
ID=13027153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05644095A Expired - Fee Related JP3354739B2 (ja) | 1995-02-21 | 1995-02-21 | Ｄａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3354739B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57140026A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Digital-to-analog converting circuit |
| JPS62281521A (ja) * | 1986-05-29 | 1987-12-07 | Yamaha Corp | Ｄ／ａ変換回路 |
-
1995
- 1995-02-21 JP JP05644095A patent/JP3354739B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08228153A (ja) | 1996-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020903 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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