JP2932973B2 - アナログディジタル変換回路 - Google Patents
アナログディジタル変換回路Info
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- JP2932973B2 JP2932973B2 JP7182303A JP18230395A JP2932973B2 JP 2932973 B2 JP2932973 B2 JP 2932973B2 JP 7182303 A JP7182303 A JP 7182303A JP 18230395 A JP18230395 A JP 18230395A JP 2932973 B2 JP2932973 B2 JP 2932973B2
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Description
【０００１】
【発明の属する技術分野】本発明はアナログディジタル
変換回路に関し、特にアナログ信号を共通入力とする２
つのアナログディジタル変換器（以下、Ａ／Ｄ変換器と
略す）を含みこれら２つの変換器の変換出力を共通端子
に交互に出力するアナログディジタル変換回路に関す
る。
変換回路に関し、特にアナログ信号を共通入力とする２
つのアナログディジタル変換器（以下、Ａ／Ｄ変換器と
略す）を含みこれら２つの変換器の変換出力を共通端子
に交互に出力するアナログディジタル変換回路に関す
る。
【０００２】
【従来の技術】Ａ／Ｄ変換器を並列動作させることで回
路全体として高速動作可能なアナログディジタル変換回
路を構成できることが知られている。この従来のアナロ
グディジタル変換回路について図４を参照して説明す
る。同図に示されているように、従来のアナログディジ
タル変換回路は、並列に接続されたＡ／Ｄ変換器（ＡＤ
Ｃ）２及び３と、これら両変換器に共通に設けられた信
号入力端子１と、両変換器の出力を択一的に送出するセ
レクタ回路７と、Ａ／Ｄ変換結果の出力端子８とを含ん
で構成されている。
路全体として高速動作可能なアナログディジタル変換回
路を構成できることが知られている。この従来のアナロ
グディジタル変換回路について図４を参照して説明す
る。同図に示されているように、従来のアナログディジ
タル変換回路は、並列に接続されたＡ／Ｄ変換器（ＡＤ
Ｃ）２及び３と、これら両変換器に共通に設けられた信
号入力端子１と、両変換器の出力を択一的に送出するセ
レクタ回路７と、Ａ／Ｄ変換結果の出力端子８とを含ん
で構成されている。
【０００３】かかる構成において、Ａ／Ｄ変換器２，３
の入力端子にはいずれにも入力信号Ａ−ＩＮが印加され
る。すると、Ａ／Ｄ変換器２及び３は、互いに半周期ず
れたクロックａ，ｂによって駆動され、各Ａ／Ｄの出力
はセレクタ７に入力される。セレクタ７からはクロック
ａ，ｂの半周期毎にＡ／Ｄ変換結果ＡＤ−ＯＵＴが端子
８に出力される。
の入力端子にはいずれにも入力信号Ａ−ＩＮが印加され
る。すると、Ａ／Ｄ変換器２及び３は、互いに半周期ず
れたクロックａ，ｂによって駆動され、各Ａ／Ｄの出力
はセレクタ７に入力される。セレクタ７からはクロック
ａ，ｂの半周期毎にＡ／Ｄ変換結果ＡＤ−ＯＵＴが端子
８に出力される。
【０００４】図５には、時間経過に応じて値が変化する
アナログ信号の入力信号のＡ−ＩＮの波形、Ａ／Ｄ変換
結果ＡＤ−ＯＵＴの２進数値を整数値（１０進）で表し
た波形、Ａ／Ｄ変換器２の駆動クロックａ、Ａ／Ｄ変換
器３の駆動クロックｂが示されている。通常、Ａ／Ｄ変
換器２，３を構成するコンパレータや演算増幅器は直流
オフセット電圧を有する。このため、同図のＡＤ−ＯＵ
Ｔに見られる様にクロックの半周期毎に直流オフセット
電圧分だけ波形がずれる。
アナログ信号の入力信号のＡ−ＩＮの波形、Ａ／Ｄ変換
結果ＡＤ−ＯＵＴの２進数値を整数値（１０進）で表し
た波形、Ａ／Ｄ変換器２の駆動クロックａ、Ａ／Ｄ変換
器３の駆動クロックｂが示されている。通常、Ａ／Ｄ変
換器２，３を構成するコンパレータや演算増幅器は直流
オフセット電圧を有する。このため、同図のＡＤ−ＯＵ
Ｔに見られる様にクロックの半周期毎に直流オフセット
電圧分だけ波形がずれる。
【０００５】ここで、特開昭６１−５３８２９号公報
（Ａ／Ｄ変換器のオフセット補正回路）には、第１及び
第２のＡ／Ｄ変換器の出力結果を各々メモリに入力し、
その後ＣＰＵを介してオフセット電圧を補正する方法が
開示されている。
（Ａ／Ｄ変換器のオフセット補正回路）には、第１及び
第２のＡ／Ｄ変換器の出力結果を各々メモリに入力し、
その後ＣＰＵを介してオフセット電圧を補正する方法が
開示されている。
【０００６】なお、上述の構成によるＡ／Ｄ変換回路
は、通常インタリーブ型と呼ばれている。
は、通常インタリーブ型と呼ばれている。
【０００７】
【発明が解決しようとする課題】上述した従来のアナロ
グディジタル変換回路では、図４に示されているよう
に、並列に構成されたＡ／Ｄ変換器の直流オフセットの
差分により波形の歪みが生じるという欠点があった。
グディジタル変換回路では、図４に示されているよう
に、並列に構成されたＡ／Ｄ変換器の直流オフセットの
差分により波形の歪みが生じるという欠点があった。
【０００８】また、本オフセットを補正する上述の公報
に記載されている構成では、大規模なメモリとＣＰＵと
が必要になるという欠点があった。
に記載されている構成では、大規模なメモリとＣＰＵと
が必要になるという欠点があった。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は大規模なメモ
リ等を必要とせずにオフセットによる精度低下を補正す
ることのできるアナログディジタル変換回路を提供する
ことである。
るためになされたものであり、その目的は大規模なメモ
リ等を必要とせずにオフセットによる精度低下を補正す
ることのできるアナログディジタル変換回路を提供する
ことである。
【００１０】
【課題を解決する手段】本発明によるアナログディジタ
ル変換回路は、共通に入力されるアナログ信号を半周期
ずれたクロックでディジタル変換する２つのアナログデ
ィジタル変換器と、前記２つのアナログディジタル変換
器のうち一方のアナログディジタル変換器の出力と当該
出力とは半周期ずれた時点で得られる他方のアナログデ
ィジタル変換器の出力との差を求める減算器と、前記減
算器の出力を保持するラッチ手段とを有し、前記２つの
アナログディジタル変換器の出力を共通出力端子に交互
に出力するに際し、前記ラッチ手段に保持された内容を
いづれか一方のアナログディジタル変換器の出力に加算
することを特徴とする。
ル変換回路は、共通に入力されるアナログ信号を半周期
ずれたクロックでディジタル変換する２つのアナログデ
ィジタル変換器と、前記２つのアナログディジタル変換
器のうち一方のアナログディジタル変換器の出力と当該
出力とは半周期ずれた時点で得られる他方のアナログデ
ィジタル変換器の出力との差を求める減算器と、前記減
算器の出力を保持するラッチ手段とを有し、前記２つの
アナログディジタル変換器の出力を共通出力端子に交互
に出力するに際し、前記ラッチ手段に保持された内容を
いづれか一方のアナログディジタル変換器の出力に加算
することを特徴とする。
【００１１】
【発明の実施の形態】本発明の作用は以下の通りであ
る。
る。
【００１２】２つのＡ／Ｄ変換器の出力同士の差を減算
器で求め、この減算結果をオフセット差としてラッチ回
路に保持する。この保持出力に応じてＡ／Ｄ変換器の変
換出力を補正する。好ましくは、アナログ信号の同一時
刻における値による２つのＡ／Ｄ変換器の出力同士の差
を減算器で求める。
器で求め、この減算結果をオフセット差としてラッチ回
路に保持する。この保持出力に応じてＡ／Ｄ変換器の変
換出力を補正する。好ましくは、アナログ信号の同一時
刻における値による２つのＡ／Ｄ変換器の出力同士の差
を減算器で求める。
【００１３】次に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明によるアナログディジタル変
換回路の第１の実施例の構成を示すブロック図であり、
図４と同等部分は同一符号により示されている。図にお
いて、本実施例によるアナログディジタル変換回路は、
図４の構成に、Ａ／Ｄ変換器２の出力とＡ／Ｄ変換器３
の出力との差を求める減算器（ＳＵＢ）４と、この減算
結果を制御信号Ｓの立下りタイミングで保持するラッチ
回路５と、このラッチ回路５の保持出力をＡ／Ｄ変換器
３の出力に加算する加算回路（ＡＤＤ）とを含んで構成
されている。
換回路の第１の実施例の構成を示すブロック図であり、
図４と同等部分は同一符号により示されている。図にお
いて、本実施例によるアナログディジタル変換回路は、
図４の構成に、Ａ／Ｄ変換器２の出力とＡ／Ｄ変換器３
の出力との差を求める減算器（ＳＵＢ）４と、この減算
結果を制御信号Ｓの立下りタイミングで保持するラッチ
回路５と、このラッチ回路５の保持出力をＡ／Ｄ変換器
３の出力に加算する加算回路（ＡＤＤ）とを含んで構成
されている。
【００１５】かかる構成において、共通の入力端子１に
入力される入力信号Ａ−ＩＮは、Ａ／Ｄ変換器２及び３
に入力される。Ａ／Ｄ変換器２はクロックａ、Ａ／Ｄ変
換器３はクロックｂで夫々駆動され、入力信号Ａ−ＩＮ
を夫々ディジタル信号に変換する。
入力される入力信号Ａ−ＩＮは、Ａ／Ｄ変換器２及び３
に入力される。Ａ／Ｄ変換器２はクロックａ、Ａ／Ｄ変
換器３はクロックｂで夫々駆動され、入力信号Ａ−ＩＮ
を夫々ディジタル信号に変換する。
【００１６】Ａ／Ｄ変換器２及び３の両出力信号は減算
器４で減算され、その出力がラッチ回路５に入力され
る。このラッチ回路５への入力信号は、Ａ／Ｄ変換器２
及びＡ／Ｄ変換器３の出力オフセット差を示すことにな
る。この出力オフセット差は、制御信号Ｓがハイレベル
からローレベルに切換わるタイミングでラッチ回路５に
保持される。
器４で減算され、その出力がラッチ回路５に入力され
る。このラッチ回路５への入力信号は、Ａ／Ｄ変換器２
及びＡ／Ｄ変換器３の出力オフセット差を示すことにな
る。この出力オフセット差は、制御信号Ｓがハイレベル
からローレベルに切換わるタイミングでラッチ回路５に
保持される。
【００１７】Ａ／Ｄ変換器２の出力はそのままセレクタ
７に入力される。Ａ／Ｄ変換器３の出力は、加算器６に
おいてラッチ回路５で保持されたオフセット信号分が加
算された後でセレクタ７に入力される。
７に入力される。Ａ／Ｄ変換器３の出力は、加算器６に
おいてラッチ回路５で保持されたオフセット信号分が加
算された後でセレクタ７に入力される。
【００１８】セレクタ７は、クロックａ，ｂの半周期毎
にＡ／Ｄ変換器２でＡ／Ｄ変換された値と、Ａ／Ｄ変換
器３でＡ／Ｄ変換された値にオフセット補正した値とを
交互に出力する。
にＡ／Ｄ変換器２でＡ／Ｄ変換された値と、Ａ／Ｄ変換
器３でＡ／Ｄ変換された値にオフセット補正した値とを
交互に出力する。
【００１９】図２は、以上の動作を示すタイムチャート
である。
である。
【００２０】図において、図５と同等部分は同一符号に
より示されている。
より示されている。
【００２１】図に示されているように、入力信号Ａ−Ｉ
Ｎの波形は、時間経過に応じて値が変化している。減算
器４の出力はＡ／Ｄ変換器２及び３の出力同士の差、す
なわち出力オフセット差であり、このオフセット差が、
制御信号Ｓの立下りタイミングＴにおいてラッチ回路５
に保持される。これにより、ラッチ回路５はオフセット
差を出力し続ける。
Ｎの波形は、時間経過に応じて値が変化している。減算
器４の出力はＡ／Ｄ変換器２及び３の出力同士の差、す
なわち出力オフセット差であり、このオフセット差が、
制御信号Ｓの立下りタイミングＴにおいてラッチ回路５
に保持される。これにより、ラッチ回路５はオフセット
差を出力し続ける。
【００２２】このオフセット差は加算器５に入力され、
Ａ／Ｄ変換器３の出力と加算される。したがって、この
加算器５の加算結果はオフセット補正がなされたものと
なる。つまり、本回路では、２つのＡ／Ｄ変換器の出力
同士のオフセット差を保持しておき、この保持出力に応
じてＡ／Ｄ変換結果を補正しているのである。
Ａ／Ｄ変換器３の出力と加算される。したがって、この
加算器５の加算結果はオフセット補正がなされたものと
なる。つまり、本回路では、２つのＡ／Ｄ変換器の出力
同士のオフセット差を保持しておき、この保持出力に応
じてＡ／Ｄ変換結果を補正しているのである。
【００２３】これにより、Ａ／Ｄ変換結果ＡＤ−ＯＵＴ
は、同図に示されているように、歪がなく精度の高い変
換結果となる。しかも、かかる精度の高い変換結果が、
図１に示されているような簡単な構成で得ることができ
るのである。
は、同図に示されているように、歪がなく精度の高い変
換結果となる。しかも、かかる精度の高い変換結果が、
図１に示されているような簡単な構成で得ることができ
るのである。
【００２４】図３は本発明の参考例のＡ／Ｄ変換回路の
構成を示すブロック図である。
構成を示すブロック図である。
【００２５】同図において、第１の実施例を示す図１と
同一機能のブロック，端子等は同一符号で示されてお
り、その説明は省略する。
同一機能のブロック，端子等は同一符号で示されてお
り、その説明は省略する。
【００２６】上述した第１の実施例においては、オフセ
ット信号を抽出する期間、即ち制御信号Ｓがハイレベル
の期間にＡ／Ｄ変換器２及び３が、夫々別々のクロック
ａ，ｂで駆動されるためにサンプリング点が半周期ずれ
る。そのために、オフセット電圧に差が生じる可能性が
ある。特に、入力信号が急激に変化するような場合に
は、サンプリング点の電圧差が大きく、オフセット電圧
に大きな誤差を与えてしまう。
ット信号を抽出する期間、即ち制御信号Ｓがハイレベル
の期間にＡ／Ｄ変換器２及び３が、夫々別々のクロック
ａ，ｂで駆動されるためにサンプリング点が半周期ずれ
る。そのために、オフセット電圧に差が生じる可能性が
ある。特に、入力信号が急激に変化するような場合に
は、サンプリング点の電圧差が大きく、オフセット電圧
に大きな誤差を与えてしまう。
【００２７】そこで、参考例では、セレクタ回路１２を
追加し、制御信号Ｓがハイレベルの間は、このセレクタ
回路１２においてＡ／Ｄ変換器２の駆動クロックとして
クロックａが選択されるようにしている。これによっ
て、減算器４は同一時刻における入力信号Ａ−ＩＮの値
による両変換器の出力同士の差を求めることとなり、オ
フセット電圧に生じる誤差が消去できるのである。
追加し、制御信号Ｓがハイレベルの間は、このセレクタ
回路１２においてＡ／Ｄ変換器２の駆動クロックとして
クロックａが選択されるようにしている。これによっ
て、減算器４は同一時刻における入力信号Ａ−ＩＮの値
による両変換器の出力同士の差を求めることとなり、オ
フセット電圧に生じる誤差が消去できるのである。
【００２８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２９】（４）前記補正手段は、前記保持出力を前
記２つの変換器の変換出力の一方のみに加算する加算器
を含むことを特徴とする請求項１〜３のいずれかに記載
のアナログディジタル変換回路。
記２つの変換器の変換出力の一方のみに加算する加算器
を含むことを特徴とする請求項１〜３のいずれかに記載
のアナログディジタル変換回路。
【００３０】
【発明の効果】以上説明したように本発明は、並列に動
作させるＡ／Ｄ変換器間で生じるオフセット電圧を補正
することによって各Ａ／Ｄ変換器の変換速度の２倍の変
換レートを達成しつつ、オフセット電圧による精度劣下
を補正し、高速なＡ／Ｄ変換回路を実現できるという効
果を有する。
作させるＡ／Ｄ変換器間で生じるオフセット電圧を補正
することによって各Ａ／Ｄ変換器の変換速度の２倍の変
換レートを達成しつつ、オフセット電圧による精度劣下
を補正し、高速なＡ／Ｄ変換回路を実現できるという効
果を有する。
【図１】本発明の第１の実施例によるアナログディジタ
ル変換回路の構成を示すブロック図である。
ル変換回路の構成を示すブロック図である。
【図２】図１のアナログディジタル変換回路の動作を示
すタイムチャートである。
すタイムチャートである。
【図３】本願発明の参考例のアナログデジィタル変換回
路の構成を構成を示すブロック図である。
路の構成を構成を示すブロック図である。
【図４】従来のアナログディジタル変換回路の構成を示
すブロック図である。
すブロック図である。
【図５】図４のアナログディジタル変換回路の動作を示
すタイムチャートである。
すタイムチャートである。
２、３ Ａ／Ｄ変換回路 ４ 減算器 ５ ラッチ回路 ６ 加算器 ７、１２ セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/10 - 1/88
Claims (3)
- 【請求項１】共通に入力されるアナログ信号を半周期ず
れたクロックでディジタル変換する２つのアナログディ
ジタル変換器と、前記２つのアナログディジタル変換器
のうち一方のアナログディジタル変換器の出力と当該出
力とは半周期ずれた時点で得られる他方のアナログディ
ジタル変換器の出力との差を求める減算器と、前記減算
器の出力を保持するラッチ手段とを有し、前記２つのア
ナログディジタル変換器の出力を共通出力端子に交互に
出力するに際し、前記ラッチ手段に保持された内容をい
づれか一方のアナログディジタル変換器の出力に加算す
ることを特徴とするアナログディジタル変換回路。 - 【請求項２】前記２つのアナログディジタル変換器の出
力を共通出力端子に交互に出力するに際し、半周期ずれ
たクロックで出力することを特徴とする請求項１記載の
アナログディジタル変換回路。 - 【請求項３】前記減算器で求められる一方のアナログデ
ィジタル変換器の出力と他方のアナログディジタル変換
器の出力との差が、前記２つのアナログディジタル変換
器のオフセットの差であることを特徴とする請求項１ま
たは請求項２記載のアナログディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182303A JP2932973B2 (ja) | 1995-07-19 | 1995-07-19 | アナログディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182303A JP2932973B2 (ja) | 1995-07-19 | 1995-07-19 | アナログディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936741A JPH0936741A (ja) | 1997-02-07 |
| JP2932973B2 true JP2932973B2 (ja) | 1999-08-09 |
Family
ID=16115938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182303A Expired - Fee Related JP2932973B2 (ja) | 1995-07-19 | 1995-07-19 | アナログディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932973B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4596697B2 (ja) * | 2001-07-19 | 2010-12-08 | ローム株式会社 | 積分型ａ／ｄコンバータ |
| KR101925355B1 (ko) | 2012-09-27 | 2018-12-06 | 삼성전자 주식회사 | 비디오 신호 처리 장치 |
| JP6593808B2 (ja) | 2017-11-10 | 2019-10-23 | 三菱電機株式会社 | Ａｄ変換器、半導体集積回路および回転検出装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157127A (ja) * | 1984-08-28 | 1986-03-24 | Sony Corp | 信号変換装置 |
| JPH0529939A (ja) * | 1991-07-24 | 1993-02-05 | Matsushita Electric Ind Co Ltd | アナログ−デイジタル変換装置 |
-
1995
- 1995-07-19 JP JP7182303A patent/JP2932973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936741A (ja) | 1997-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
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