JP2669213B2 - 直並列型アナログ／デジタル変換器 - Google Patents
直並列型アナログ／デジタル変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は直並列型アナログ／デジ
タル変換器に関する。
タル変換器に関する。
【０００２】
【従来の技術】従来の直並列型Ａ／Ｄ変換器は、例えば
電子情報通信学会技術研究報告Ｖｏｌ．８９，Ｎｏ．２
０５，ｐ．２５，ＩＣＤ８９−１１５に記載されたもの
が一般的に知られている。
電子情報通信学会技術研究報告Ｖｏｌ．８９，Ｎｏ．２
０５，ｐ．２５，ＩＣＤ８９−１１５に記載されたもの
が一般的に知られている。
【０００３】図５はかかる従来の一例を示す直並列型Ａ
／Ｄ変換器の構成図である。図５に示すように、従来の
直並列型Ａ／Ｄ変換器は入力端子ＡＩＮに接続されたバ
ッファ・アンプ２０と、入力信号をサンプル・ホールド
する第１のサンプル・ホールド（Ｓ／Ｈ）回路２１と、
第１のＳ／Ｈ回路２１の出力をＡ／Ｄ変換する第１の並
列型Ａ／Ｄ変換部２２と、第１のＳ／Ｈ回路２１の出力
を入力しサンプル・ホールドする第２のＳ／Ｈ回路２３
と、第１の並列型Ａ／Ｄ変換部２２の出力をアナログ信
号に変換するＤ／Ａ変換部２４と、第２のＳ／Ｈ回路２
３の出力からＤ／Ａ変換部２４の出力を減算する減算器
２５と、この減算器２５の出力をＡ／Ｄ変換する第２の
並列型Ａ／Ｄ変換部２６と、第１および第２の並列型Ａ
／Ｄ変換部２２，２６の出力をエンコードするエンコー
ダ２７，２８と、これらエンコーダ２７，２８の出力を
加算しＤＯＵＴ出力する加算器２９とで構成されてい
る。この直並列型Ａ／Ｄ変換器は８ビット分解能であ
る。まず、上位４ビットを第１のＡ／Ｄ変換部２２でＡ
／Ｄ変換し、次にＳ／Ｈ回路２３で保持された入力信号
から上位ビットをＤ／Ａ変換した電圧を減算器２５で差
し引く。この減算された残りの電圧を第２のＡ／Ｄ変換
部２６でＡ／Ｄ変換して下位５ビットを求め、上位４ビ
ットと下位５ビットを加算して最終的な８ビットの変換
結果を得る。
／Ｄ変換器の構成図である。図５に示すように、従来の
直並列型Ａ／Ｄ変換器は入力端子ＡＩＮに接続されたバ
ッファ・アンプ２０と、入力信号をサンプル・ホールド
する第１のサンプル・ホールド（Ｓ／Ｈ）回路２１と、
第１のＳ／Ｈ回路２１の出力をＡ／Ｄ変換する第１の並
列型Ａ／Ｄ変換部２２と、第１のＳ／Ｈ回路２１の出力
を入力しサンプル・ホールドする第２のＳ／Ｈ回路２３
と、第１の並列型Ａ／Ｄ変換部２２の出力をアナログ信
号に変換するＤ／Ａ変換部２４と、第２のＳ／Ｈ回路２
３の出力からＤ／Ａ変換部２４の出力を減算する減算器
２５と、この減算器２５の出力をＡ／Ｄ変換する第２の
並列型Ａ／Ｄ変換部２６と、第１および第２の並列型Ａ
／Ｄ変換部２２，２６の出力をエンコードするエンコー
ダ２７，２８と、これらエンコーダ２７，２８の出力を
加算しＤＯＵＴ出力する加算器２９とで構成されてい
る。この直並列型Ａ／Ｄ変換器は８ビット分解能であ
る。まず、上位４ビットを第１のＡ／Ｄ変換部２２でＡ
／Ｄ変換し、次にＳ／Ｈ回路２３で保持された入力信号
から上位ビットをＤ／Ａ変換した電圧を減算器２５で差
し引く。この減算された残りの電圧を第２のＡ／Ｄ変換
部２６でＡ／Ｄ変換して下位５ビットを求め、上位４ビ
ットと下位５ビットを加算して最終的な８ビットの変換
結果を得る。
【０００４】ここで、下位ビットが１ビット分多いの
は、上位ビットの変換誤差を補正するために、加算する
ときに上位と下位とを１ビットオーバーラップさせて加
算するためであり、最終的には４＋５−１＝８ビットの
変換となる。上述した第２のＳ／Ｈ回路２３は、上位の
変換と下位の変換をパイプライン動作させるものであ
り、これによって見掛け上１クロック毎に変換が実行さ
れる。
は、上位ビットの変換誤差を補正するために、加算する
ときに上位と下位とを１ビットオーバーラップさせて加
算するためであり、最終的には４＋５−１＝８ビットの
変換となる。上述した第２のＳ／Ｈ回路２３は、上位の
変換と下位の変換をパイプライン動作させるものであ
り、これによって見掛け上１クロック毎に変換が実行さ
れる。
【０００５】また、この直並列型Ａ／Ｄ変換器は、減算
器２５の出力を増幅せずにそのままＡ／Ｄ変換して下位
ビットを求めている。そのため、下位のＡ／Ｄ変換部２
６に高分解能が要求されるので、下位のＡ／Ｄ変換部２
６の各コンパレータは２組備え、インタリーブ動作させ
ることにより、高分解能が要求される部分の動作時間を
２倍にしている。そのため、この直並列型Ａ／Ｄ変換器
のサンプリング周波数をＦｓとすると、動作周期Ｔｓ
は、Ｔｓ＝１／Ｆｓである。従って、アナログ信号を扱
う各ブロックに要求される動作時間と精度は、直並列型
Ａ／Ｄ変換器の入力フルスケールを基準として、Ｓ／Ｈ
回路２１，２３の動作時間がＴｓ（但し、サンプル・モ
ードでＴｓ／２，ホールドモードでＴｓ／２の動作時間
である）で精度が８ビットであり、また第１のＡ／Ｄ変
換部２２の動作時間はＴｓで精度が４ビット、第２のＡ
／Ｄ変換部２６は動作時間が２Ｔｓで精度が８ビットと
なる。 一方、Ｄ／Ａ変換部２４および減算器２５は、
減算器２５の出力が第２のＡ／Ｄ変換部２６に入力され
ることから、動作時間はＤ／Ａ変換と減算の両方でＴｓ
／２となり、精度は８ビットとなる。この直並列型Ａ／
Ｄ変換器の入力フルスケールを２Ｖとすると、８ビット
のＡ／Ｄ変換器では、１ＬＳＢが（１／２8 ）×２
〔Ｖ〕＝７．８１２５〔ｍＶ〕となる。それ故、８ビッ
ト精度とは誤差が±１／２ＬＳＢ以内、即ち約３．９ｍ
Ｖ以内となることである。
器２５の出力を増幅せずにそのままＡ／Ｄ変換して下位
ビットを求めている。そのため、下位のＡ／Ｄ変換部２
６に高分解能が要求されるので、下位のＡ／Ｄ変換部２
６の各コンパレータは２組備え、インタリーブ動作させ
ることにより、高分解能が要求される部分の動作時間を
２倍にしている。そのため、この直並列型Ａ／Ｄ変換器
のサンプリング周波数をＦｓとすると、動作周期Ｔｓ
は、Ｔｓ＝１／Ｆｓである。従って、アナログ信号を扱
う各ブロックに要求される動作時間と精度は、直並列型
Ａ／Ｄ変換器の入力フルスケールを基準として、Ｓ／Ｈ
回路２１，２３の動作時間がＴｓ（但し、サンプル・モ
ードでＴｓ／２，ホールドモードでＴｓ／２の動作時間
である）で精度が８ビットであり、また第１のＡ／Ｄ変
換部２２の動作時間はＴｓで精度が４ビット、第２のＡ
／Ｄ変換部２６は動作時間が２Ｔｓで精度が８ビットと
なる。 一方、Ｄ／Ａ変換部２４および減算器２５は、
減算器２５の出力が第２のＡ／Ｄ変換部２６に入力され
ることから、動作時間はＤ／Ａ変換と減算の両方でＴｓ
／２となり、精度は８ビットとなる。この直並列型Ａ／
Ｄ変換器の入力フルスケールを２Ｖとすると、８ビット
のＡ／Ｄ変換器では、１ＬＳＢが（１／２8 ）×２
〔Ｖ〕＝７．８１２５〔ｍＶ〕となる。それ故、８ビッ
ト精度とは誤差が±１／２ＬＳＢ以内、即ち約３．９ｍ
Ｖ以内となることである。
【０００６】このように、前述した図５の例では５０Ｍ
ｓａｍｐｌｅ／ｓｅｃ（Ｍｓｐｓ）の変換速度が報告さ
れており、ＣＭＯＳ構成の８ビット直並列型Ａ／Ｄ変換
器としては最も速いものである。その場合、動作時間
は、Ｔｓ＝２０ｎｓｅｃになる。
ｓａｍｐｌｅ／ｓｅｃ（Ｍｓｐｓ）の変換速度が報告さ
れており、ＣＭＯＳ構成の８ビット直並列型Ａ／Ｄ変換
器としては最も速いものである。その場合、動作時間
は、Ｔｓ＝２０ｎｓｅｃになる。
【０００７】
【発明が解決しようとする課題】ここで、前述の従来の
技術の項で説明した直並列型Ａ／Ｄ変換器を１０ビット
に高分解能化することを考える。かかる１０ビット分解
能にするためには、第１のＡ／Ｄ変換部２２あるいは第
２のＡ／Ｄ変換部２６の分解能を増加させる必要があ
る。これら第１のＡ／Ｄ変換部２２と第２のＡ／Ｄ変換
部２６の分解能の設定は、次の（１）〜（４）の設定が
考えられる。
技術の項で説明した直並列型Ａ／Ｄ変換器を１０ビット
に高分解能化することを考える。かかる１０ビット分解
能にするためには、第１のＡ／Ｄ変換部２２あるいは第
２のＡ／Ｄ変換部２６の分解能を増加させる必要があ
る。これら第１のＡ／Ｄ変換部２２と第２のＡ／Ｄ変換
部２６の分解能の設定は、次の（１）〜（４）の設定が
考えられる。
【０００８】 （１）第１のＡ／Ｄ変換部４ビット 第２のＡ／Ｄ変換部７ビット （２）第１のＡ／Ｄ変換部５ビット 第２のＡ／Ｄ変換部６ビット （３）第１のＡ／Ｄ変換部６ビット 第２のＡ／Ｄ変換部５ビット （４）第１のＡ／Ｄ変換部７ビット 第２のＡ／Ｄ変換部４ビット すなわち、分解能が１０ビットの場合、直並列型Ａ／Ｄ
変換器の入力フルスケールを２Ｖとすると、１ＬＳＢ＝
（１／２10）×２〔Ｖ〕＝１．９５〔ｍＶ〕である。こ
れを従来の方法で高分解能化した場合、アナログ信号を
扱う各ブロックへの要求は、初段のＳ／Ｈ回路は（１）
〜（４）とも１０ビット精度で動作時間はＴｓ（Ｔｓ＝
１／Ｆｓ，Ｆｓはサンプリング周波数）であるが、その
他のブロックに対しては前述した（１）〜（４）で表１
のようになる。
変換器の入力フルスケールを２Ｖとすると、１ＬＳＢ＝
（１／２10）×２〔Ｖ〕＝１．９５〔ｍＶ〕である。こ
れを従来の方法で高分解能化した場合、アナログ信号を
扱う各ブロックへの要求は、初段のＳ／Ｈ回路は（１）
〜（４）とも１０ビット精度で動作時間はＴｓ（Ｔｓ＝
１／Ｆｓ，Ｆｓはサンプリング周波数）であるが、その
他のブロックに対しては前述した（１）〜（４）で表１
のようになる。
【０００９】
【表１】
【００１０】また、並列型Ａ／Ｄ変換器のハード量は、
２n （ｎは分解能）に比例して増加するので、４ビット
並列型Ａ／Ｄ変換器のハード量を１とすると、第１のＡ
／Ｄ変換部２２，第２のＡ／Ｄ変換部２６および全体の
並列型Ａ／Ｄ変換器のハード量は、（１）〜（４）で表
２のようになる。
２n （ｎは分解能）に比例して増加するので、４ビット
並列型Ａ／Ｄ変換器のハード量を１とすると、第１のＡ
／Ｄ変換部２２，第２のＡ／Ｄ変換部２６および全体の
並列型Ａ／Ｄ変換器のハード量は、（１）〜（４）で表
２のようになる。
【００１１】
【表２】
【００１２】但し、第２のＡ／Ｄ変換部２６はコンパレ
ータを２組用意してインタリーブ動作をさせているの
で、ハード量は２倍になる。例えば、従来の８ビット直
並列型Ａ／Ｄ変換器の場合は、第１のＡ／Ｄ変換部が
１、第２のＡ／Ｄ変換部が２×２、全体で１＋２×２＝
５となる。
ータを２組用意してインタリーブ動作をさせているの
で、ハード量は２倍になる。例えば、従来の８ビット直
並列型Ａ／Ｄ変換器の場合は、第１のＡ／Ｄ変換部が
１、第２のＡ／Ｄ変換部が２×２、全体で１＋２×２＝
５となる。
【００１３】このように、表１から１０ビット分解能の
直並列型Ａ／Ｄ変換器を構成すると、Ｄ／Ａ変換器２４
および減算器２５の精度と動作時間は、それぞれ１０ビ
ット精度，Ｔｓ／２になり、最も厳しくなる。また、表
２から直並列型Ａ／Ｄ変換器に含まれる並列型Ａ／Ｄ変
換器のハード量は、最小でも４ビット並列型Ａ／Ｄ変換
器を１とした場合、８となる。このため、従来は、Ｄ／
Ａ変換部および減算器を誤差３．９ｍＶ以内、動作時間
１０ｎｓｅｃで実現している。これをＣＭＯＳ技術を用
い、１０ビット分解能の直並列型Ａ／Ｄ変換器を実現す
るためには、Ｄ／Ａ変換部および減算器を共に誤差０．
９８ｍＶ以内、動作時間１０ｎｓｅｃで動作時間１０ｎ
ｓｅｃで動作させなければならず、きわめて実現が困難
である。
直並列型Ａ／Ｄ変換器を構成すると、Ｄ／Ａ変換器２４
および減算器２５の精度と動作時間は、それぞれ１０ビ
ット精度，Ｔｓ／２になり、最も厳しくなる。また、表
２から直並列型Ａ／Ｄ変換器に含まれる並列型Ａ／Ｄ変
換器のハード量は、最小でも４ビット並列型Ａ／Ｄ変換
器を１とした場合、８となる。このため、従来は、Ｄ／
Ａ変換部および減算器を誤差３．９ｍＶ以内、動作時間
１０ｎｓｅｃで実現している。これをＣＭＯＳ技術を用
い、１０ビット分解能の直並列型Ａ／Ｄ変換器を実現す
るためには、Ｄ／Ａ変換部および減算器を共に誤差０．
９８ｍＶ以内、動作時間１０ｎｓｅｃで動作時間１０ｎ
ｓｅｃで動作させなければならず、きわめて実現が困難
である。
【００１４】本発明の目的は、高分解能にして高速なＡ
／Ｄ変換を実現するとともに、ハードウェア量を減少さ
せることのできるＡ／Ｄ変換器を提供することにある。
／Ｄ変換を実現するとともに、ハードウェア量を減少さ
せることのできるＡ／Ｄ変換器を提供することにある。
【００１５】
【課題を解決するための手段】本発明の直並列型アナロ
グ／デジタル変換器は、入力端子に接続された第１のサ
ンプル・ホールド回路と、前記第１のサンプル・ホール
ド回路の出力信号をデジタル値に変換する第１のアナロ
グ／デジタル変換部と、前記第１のアナログ／デジタル
変換部での変換結果を再びアナログ信号に変換するため
に並列接続された第１および第２のデジタル／アナログ
変換部と、前記第１のサンプル・ホールド回路の出力を
サンプル・ホールドするために並列接続された第２およ
び第３のサンプル・ホールド回路と、前記第２および第
３のサンプル・ホールド回路の出力からそれぞれ前記第
１および第２のデジタル／アナログ変換部の出力を減算
する第１および第２の減算器と、前記第１の減算器の出
力および前記第２の減算器の出力を交互にデジタル値に
変換する第２のアナログ／デジタル変換部と、前記第２
のアナログ／デジタル変換部での変換結果を再びアナロ
グ信号に変換するために並列に接続された第３および第
４のデジタル／アナログ変換部と、前記第１および第２
の減算器の出力をそれぞれサンプル・ホールドする第４
および第５のサンプル・ホールド回路と、前記第４およ
び第５のサンプル・ホールド回路の出力からそれぞれ前
記第３および第４のデジタル／アナログ変換部の出力を
減算する第３および第４の減算器と、前記第３の減算器
の出力および前記第４の減算器の出力を交互にデジタル
値に変換する第３のアナログ／デジタル変換部とを有す
して構成される。
グ／デジタル変換器は、入力端子に接続された第１のサ
ンプル・ホールド回路と、前記第１のサンプル・ホール
ド回路の出力信号をデジタル値に変換する第１のアナロ
グ／デジタル変換部と、前記第１のアナログ／デジタル
変換部での変換結果を再びアナログ信号に変換するため
に並列接続された第１および第２のデジタル／アナログ
変換部と、前記第１のサンプル・ホールド回路の出力を
サンプル・ホールドするために並列接続された第２およ
び第３のサンプル・ホールド回路と、前記第２および第
３のサンプル・ホールド回路の出力からそれぞれ前記第
１および第２のデジタル／アナログ変換部の出力を減算
する第１および第２の減算器と、前記第１の減算器の出
力および前記第２の減算器の出力を交互にデジタル値に
変換する第２のアナログ／デジタル変換部と、前記第２
のアナログ／デジタル変換部での変換結果を再びアナロ
グ信号に変換するために並列に接続された第３および第
４のデジタル／アナログ変換部と、前記第１および第２
の減算器の出力をそれぞれサンプル・ホールドする第４
および第５のサンプル・ホールド回路と、前記第４およ
び第５のサンプル・ホールド回路の出力からそれぞれ前
記第３および第４のデジタル／アナログ変換部の出力を
減算する第３および第４の減算器と、前記第３の減算器
の出力および前記第４の減算器の出力を交互にデジタル
値に変換する第３のアナログ／デジタル変換部とを有す
して構成される。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の一実施例を示す直並列型Ａ
／Ｄ変換器の構成図である。図１に示すように、本実施
例は入力端子ＡＩＮに接続された第１のサンプル・ホー
ルド（ＳＨ）回路１と、この第１のＳＨ回路１の出力信
号をデジタル値に変換する第１の並列型アナログ／デジ
タル（Ａ／Ｄ）変換部２と、この第１の並列型Ａ／Ｄ変
換部２での変換結果を再びアナログ信号に変換するため
に並列に接続された第１および第２のデジタル／アナロ
グ（Ｄ／Ａ）変換部３，４と、第１のＳＨ回路１の出力
をサンプル・ホールドするための並列に接続された第２
および第３のＳＨ回路５，７と、これら第２および第３
のＳＨ回路５，７の出力からそれぞれ第１および第２の
Ｄ／Ａ変換部３，４の出力をそれぞれ減算する第１およ
び第２の減算器６，８とを有する。しかも、本実施例は
第１の減算器６および第２の減算器８の出力を交互にデ
ジタル値に変換する第２の並列型Ａ／Ｄ変換部９と、こ
の第２の並列型Ａ／Ｄ変換部９での変換結果を再びアナ
ログ信号に変換するために並列に接続された第３および
第４のＤ／Ａ変換部１０，１１と、第１および第２の減
算器６，８の出力をそれぞれサンプル・ホールドする第
４および第５のＳＨ回路１２，１４と、これら第４およ
び第５のＳＨ回路１２，１４の出力からそれぞれ第３お
よび第４のＤ／Ａ変換部１０，１１の出力を減算する第
３および第４の減算器１３，１５と、第３の減算器１３
および第４の減算器１５の出力を交互にデジタル値に変
換する第３の並列型Ａ／Ｄ変換部１６とを備えている。
／Ｄ変換器の構成図である。図１に示すように、本実施
例は入力端子ＡＩＮに接続された第１のサンプル・ホー
ルド（ＳＨ）回路１と、この第１のＳＨ回路１の出力信
号をデジタル値に変換する第１の並列型アナログ／デジ
タル（Ａ／Ｄ）変換部２と、この第１の並列型Ａ／Ｄ変
換部２での変換結果を再びアナログ信号に変換するため
に並列に接続された第１および第２のデジタル／アナロ
グ（Ｄ／Ａ）変換部３，４と、第１のＳＨ回路１の出力
をサンプル・ホールドするための並列に接続された第２
および第３のＳＨ回路５，７と、これら第２および第３
のＳＨ回路５，７の出力からそれぞれ第１および第２の
Ｄ／Ａ変換部３，４の出力をそれぞれ減算する第１およ
び第２の減算器６，８とを有する。しかも、本実施例は
第１の減算器６および第２の減算器８の出力を交互にデ
ジタル値に変換する第２の並列型Ａ／Ｄ変換部９と、こ
の第２の並列型Ａ／Ｄ変換部９での変換結果を再びアナ
ログ信号に変換するために並列に接続された第３および
第４のＤ／Ａ変換部１０，１１と、第１および第２の減
算器６，８の出力をそれぞれサンプル・ホールドする第
４および第５のＳＨ回路１２，１４と、これら第４およ
び第５のＳＨ回路１２，１４の出力からそれぞれ第３お
よび第４のＤ／Ａ変換部１０，１１の出力を減算する第
３および第４の減算器１３，１５と、第３の減算器１３
および第４の減算器１５の出力を交互にデジタル値に変
換する第３の並列型Ａ／Ｄ変換部１６とを備えている。
【００１８】図２は図１における回路各部の動作タイミ
ング図である。図２に示すように、ここではＳＨ回路
１，５，７，１２，１４と、Ｄ／Ａ変換部３，４，１
０，１１と、減算器６，８，１３，１５とについてのタ
イミングを表わしている。また期間はＴ０〜Ｔ６Ａを表
わし、Ｓはサンプリング、Ｈはホールドである。
ング図である。図２に示すように、ここではＳＨ回路
１，５，７，１２，１４と、Ｄ／Ａ変換部３，４，１
０，１１と、減算器６，８，１３，１５とについてのタ
イミングを表わしている。また期間はＴ０〜Ｔ６Ａを表
わし、Ｓはサンプリング、Ｈはホールドである。
【００１９】以下、上述した図１および図２を基に、直
並列型Ａ／Ｄ変換器の動作について説明する。まず、第
１のＳＨ回路１は期間Ｔ０，Ｔ１，Ｔ２，Ｔ３，・・・
にアナログ入力信号Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ１），
Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ３），・・・をサンプリン
グする。このサンプリングされた信号Ｖｉｎ（ｔ０），
Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ３），・
・・は、それぞれ期間Ｔ０Ａ，Ｔ１Ａ，Ｔ２Ａ，Ｔ３
Ａ，・・・の間だけ保持されている。また、第１の並列
型Ａ／Ｄ変換部２はサンプリングされた入力信号Ｖｉｎ
（ｔ０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ
（ｔ３），・・・をそれぞれ期間Ｔ０Ａ，Ｔ１Ａ，Ｔ２
Ａ，Ｔ３Ａ，・・・の終わりのタイミングでＡ／Ｄ変換
する。この並列型Ａ／Ｄ変換部２の出力Ｄ１（ｔ０），
Ｄ１（ｔ１），Ｄ１（ｔ２），Ｄ１（ｔ３），・・・
が、本実施例の直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
上位ビットになる。一方、第２のＳＨ回路５は１サイク
ルおきに、すなわち期間Ｔ０Ａ，Ｔ２Ａ，・・・でＳＨ
回路１の出力Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ２）・・・を
サンプリングする。従って、期間Ｔ０Ａでサンプリング
された信号Ｖｉｎ（ｔ０）は期間Ｔ１，Ｔ１Ａ，Ｔ２の
間保持される。更に、第１のＤ／Ａ変換部３は並列型Ａ
／Ｄ変換部２での１サイクルおきの変換結果Ｄ１（ｔ
０），Ｄ１（ｔ２），・・・を再びアナログ信号Ｖａ１
（ｔ０），Ｖａ１（ｔ２），・・・に変換する。これに
より、第１の減算器６はＳＨ回路５で保持した信号から
Ｄ／Ａ変換部３の出力を減算する。ここで、Ａ／Ｄ変換
部２からデータが出力されるまで（１／２）・Ｔｓ（Ｔ
ｓはサンプリング周期）の時間を要するとすると、期間
Ｔ１Ａ，Ｔ２でＤ１（ｔ０）からＶａ１（ｔ０）への変
換およびＶｉｎ（ｔ０）からＶａ１（ｔ０）の減算が行
なわれる。次の期間Ｔ３Ａ，Ｔ４ではＤ１（ｔ２）から
Ｖａ１（ｔ２）への変換およびＶｉｎ（ｔ２）からＶａ
１（ｔ２）の減算が行なわれる。これらの減算結果、す
なわち減算器６の出力をＶｂ１（ｔ０），Ｖｂ１（ｔ
２），・・・とする。同様に、第３のＳＨ回路７，第２
のＤ／Ａ変換部４および第２の減算器８は、ＳＨ回路
５，Ｄ／Ａ変換部３および減算器６の同様の機能を有す
るが、位相が１／２ずれたタイミングで動作する。従っ
て、ＳＨ回路７は期間Ｔ１Ａ，Ｔ３Ａ，・・・でＳＨ回
路１の出力Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ３）・・・をサ
ンプリングする。以下、同様の働きで、期間Ｔ２Ａ，Ｔ
３ではＤ１（ｔ１）からＶａ２（ｔ１）への変換および
Ｖｉｎ（ｔ１）からＶａ２（ｔ１）の減算が行なわれ
る。次の期間Ｔ４Ａ，Ｔ５ではＤ１（ｔ３）からＶａ２
（ｔ３）への変換およびＶｉｎ（ｔ３）からＶａ２（ｔ
３）の減算が行なわれる。これらの減算結果、すなわち
減算器８の出力をＶｂ２（ｔ１），Ｖｂ２（ｔ３），・
・・とする。
並列型Ａ／Ｄ変換器の動作について説明する。まず、第
１のＳＨ回路１は期間Ｔ０，Ｔ１，Ｔ２，Ｔ３，・・・
にアナログ入力信号Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ１），
Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ３），・・・をサンプリン
グする。このサンプリングされた信号Ｖｉｎ（ｔ０），
Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ３），・
・・は、それぞれ期間Ｔ０Ａ，Ｔ１Ａ，Ｔ２Ａ，Ｔ３
Ａ，・・・の間だけ保持されている。また、第１の並列
型Ａ／Ｄ変換部２はサンプリングされた入力信号Ｖｉｎ
（ｔ０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ
（ｔ３），・・・をそれぞれ期間Ｔ０Ａ，Ｔ１Ａ，Ｔ２
Ａ，Ｔ３Ａ，・・・の終わりのタイミングでＡ／Ｄ変換
する。この並列型Ａ／Ｄ変換部２の出力Ｄ１（ｔ０），
Ｄ１（ｔ１），Ｄ１（ｔ２），Ｄ１（ｔ３），・・・
が、本実施例の直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
上位ビットになる。一方、第２のＳＨ回路５は１サイク
ルおきに、すなわち期間Ｔ０Ａ，Ｔ２Ａ，・・・でＳＨ
回路１の出力Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ２）・・・を
サンプリングする。従って、期間Ｔ０Ａでサンプリング
された信号Ｖｉｎ（ｔ０）は期間Ｔ１，Ｔ１Ａ，Ｔ２の
間保持される。更に、第１のＤ／Ａ変換部３は並列型Ａ
／Ｄ変換部２での１サイクルおきの変換結果Ｄ１（ｔ
０），Ｄ１（ｔ２），・・・を再びアナログ信号Ｖａ１
（ｔ０），Ｖａ１（ｔ２），・・・に変換する。これに
より、第１の減算器６はＳＨ回路５で保持した信号から
Ｄ／Ａ変換部３の出力を減算する。ここで、Ａ／Ｄ変換
部２からデータが出力されるまで（１／２）・Ｔｓ（Ｔ
ｓはサンプリング周期）の時間を要するとすると、期間
Ｔ１Ａ，Ｔ２でＤ１（ｔ０）からＶａ１（ｔ０）への変
換およびＶｉｎ（ｔ０）からＶａ１（ｔ０）の減算が行
なわれる。次の期間Ｔ３Ａ，Ｔ４ではＤ１（ｔ２）から
Ｖａ１（ｔ２）への変換およびＶｉｎ（ｔ２）からＶａ
１（ｔ２）の減算が行なわれる。これらの減算結果、す
なわち減算器６の出力をＶｂ１（ｔ０），Ｖｂ１（ｔ
２），・・・とする。同様に、第３のＳＨ回路７，第２
のＤ／Ａ変換部４および第２の減算器８は、ＳＨ回路
５，Ｄ／Ａ変換部３および減算器６の同様の機能を有す
るが、位相が１／２ずれたタイミングで動作する。従っ
て、ＳＨ回路７は期間Ｔ１Ａ，Ｔ３Ａ，・・・でＳＨ回
路１の出力Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ３）・・・をサ
ンプリングする。以下、同様の働きで、期間Ｔ２Ａ，Ｔ
３ではＤ１（ｔ１）からＶａ２（ｔ１）への変換および
Ｖｉｎ（ｔ１）からＶａ２（ｔ１）の減算が行なわれ
る。次の期間Ｔ４Ａ，Ｔ５ではＤ１（ｔ３）からＶａ２
（ｔ３）への変換およびＶｉｎ（ｔ３）からＶａ２（ｔ
３）の減算が行なわれる。これらの減算結果、すなわち
減算器８の出力をＶｂ２（ｔ１），Ｖｂ２（ｔ３），・
・・とする。
【００２０】次に、第２の並列型Ａ／Ｄ変換部９は、期
間Ｔ２の間で減算器６の出力Ｖｂ１（ｔ０）を、期間Ｔ
３の間で減算器８の出力Ｖｂ２（ｔ１）を、というよう
に、減算器６および減算器８の出力を交互にＡ／Ｄ変換
する。従って、並列型Ａ／Ｄ変換器９の変換結果Ｄ２
（ｔ０），Ｄ２（ｔ１），Ｄ２（ｔ２），Ｄ２（ｔ
３），・・・は、本実施例の直並列型Ａ／Ｄ変換器の出
力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），
・・・の中位ビットになる。まず、第４のＳＨ回路１２
は、期間Ｔ１Ａ，Ｔ２で減算器６の出力Ｖｂ１（ｔ０）
をサンプリングする。サンプリングされた信号は期間Ｔ
２Ａ，Ｔ３の間だけ保持される。また、第３のＤ／Ａ変
換部１０は、第１のＤ／Ａ変換部３が第１の並列型Ａ／
Ｄ変換部２での１サイクルおきの変換結果を再びアナロ
グ信号に変換したように、第２の並列型Ａ／Ｄ変換部９
での１サイクルおきの変換結果Ｄ２（ｔ０），Ｄ２（ｔ
２），・・・を再びアナログ信号Ｖａ３（ｔ０），Ｖａ
３（ｔ２），・・・に変換する。更に、第３の減算器１
３はＳＨ回路１２で保持した信号Ｖｂ１からＤ／Ａ変換
部１０の出力を減算する。すなわち、期間Ｔ２Ａ，Ｔ３
においては、Ｄ２（ｔ０）からＶａ３（ｔ０）への変換
およびＶｂ１（ｔ０）からＶａ３（ｔ０）の減算が行な
われる。次の期間Ｔ４Ａ，Ｔ５ではＤ２（ｔ２）からＶ
ａ３（ｔ２）への変換およびＶｂ１（ｔ２）からＶａ３
（ｔ２）の減算が行なわれる。これらの減算結果、すな
わち減算器１３の出力をＶｂ３（ｔ０），Ｖｂ３（ｔ
２），・・・とする。一方、第５のＳＨ回路１４，第４
のＤ／Ａ変換部１１および第４の減算器１５も、ＳＨ回
路１２，Ｄ／Ａ変換部１０および減算器１３と同様な機
能を有するが、位相が１／２ずれたタイミングで動作す
る。従って、ＳＨ回路１４は期間Ｔ２Ａ，Ｔ３では減算
器８の出力Ｖｂ２（ｔ１）をサンプリングし、期間Ｔ３
Ａ，Ｔ４の間保持する。同様に、期間Ｔ４Ａ，Ｔ５では
Ｖｂ２（ｔ３）をサンプリングし、期間Ｔ５Ａ，Ｔ６の
間保持する。また、期間Ｔ３Ａ，Ｔ４ではＤ２（ｔ１）
からＶａ４（Ｔ１）への変換およびＶｂ２（ｔ１）から
Ｖａ４（ｔ１）の減算がＤ／Ａ変換部１１と減算器１５
によって行なわれる。次の期間Ｔ５Ａ，Ｔ６ではＤ２
（ｔ３）からＶａ４（ｔ３）への変換およびＶｂ２（ｔ
３）からＶａ４（ｔ３）の減算が行なわれる。これらの
減算結果、すなわち減算器１５の出力をＶｂ４（ｔ
１），Ｖｂ４（ｔ３），・・・とする。
間Ｔ２の間で減算器６の出力Ｖｂ１（ｔ０）を、期間Ｔ
３の間で減算器８の出力Ｖｂ２（ｔ１）を、というよう
に、減算器６および減算器８の出力を交互にＡ／Ｄ変換
する。従って、並列型Ａ／Ｄ変換器９の変換結果Ｄ２
（ｔ０），Ｄ２（ｔ１），Ｄ２（ｔ２），Ｄ２（ｔ
３），・・・は、本実施例の直並列型Ａ／Ｄ変換器の出
力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），
・・・の中位ビットになる。まず、第４のＳＨ回路１２
は、期間Ｔ１Ａ，Ｔ２で減算器６の出力Ｖｂ１（ｔ０）
をサンプリングする。サンプリングされた信号は期間Ｔ
２Ａ，Ｔ３の間だけ保持される。また、第３のＤ／Ａ変
換部１０は、第１のＤ／Ａ変換部３が第１の並列型Ａ／
Ｄ変換部２での１サイクルおきの変換結果を再びアナロ
グ信号に変換したように、第２の並列型Ａ／Ｄ変換部９
での１サイクルおきの変換結果Ｄ２（ｔ０），Ｄ２（ｔ
２），・・・を再びアナログ信号Ｖａ３（ｔ０），Ｖａ
３（ｔ２），・・・に変換する。更に、第３の減算器１
３はＳＨ回路１２で保持した信号Ｖｂ１からＤ／Ａ変換
部１０の出力を減算する。すなわち、期間Ｔ２Ａ，Ｔ３
においては、Ｄ２（ｔ０）からＶａ３（ｔ０）への変換
およびＶｂ１（ｔ０）からＶａ３（ｔ０）の減算が行な
われる。次の期間Ｔ４Ａ，Ｔ５ではＤ２（ｔ２）からＶ
ａ３（ｔ２）への変換およびＶｂ１（ｔ２）からＶａ３
（ｔ２）の減算が行なわれる。これらの減算結果、すな
わち減算器１３の出力をＶｂ３（ｔ０），Ｖｂ３（ｔ
２），・・・とする。一方、第５のＳＨ回路１４，第４
のＤ／Ａ変換部１１および第４の減算器１５も、ＳＨ回
路１２，Ｄ／Ａ変換部１０および減算器１３と同様な機
能を有するが、位相が１／２ずれたタイミングで動作す
る。従って、ＳＨ回路１４は期間Ｔ２Ａ，Ｔ３では減算
器８の出力Ｖｂ２（ｔ１）をサンプリングし、期間Ｔ３
Ａ，Ｔ４の間保持する。同様に、期間Ｔ４Ａ，Ｔ５では
Ｖｂ２（ｔ３）をサンプリングし、期間Ｔ５Ａ，Ｔ６の
間保持する。また、期間Ｔ３Ａ，Ｔ４ではＤ２（ｔ１）
からＶａ４（Ｔ１）への変換およびＶｂ２（ｔ１）から
Ｖａ４（ｔ１）の減算がＤ／Ａ変換部１１と減算器１５
によって行なわれる。次の期間Ｔ５Ａ，Ｔ６ではＤ２
（ｔ３）からＶａ４（ｔ３）への変換およびＶｂ２（ｔ
３）からＶａ４（ｔ３）の減算が行なわれる。これらの
減算結果、すなわち減算器１５の出力をＶｂ４（ｔ
１），Ｖｂ４（ｔ３），・・・とする。
【００２１】次に、第３の並列型Ａ／Ｄ変換部１６は期
間Ｔ３で減算器１３の出力Ｖｂ３（ｔ０）を、期間Ｔ４
で減算器１５の出力Ｖｂ４（ｔ１）を、というように、
減算器１３および減算器１５の出力を交互にＡ／Ｄ変換
する。すなわち、並列型Ａ／Ｄ変換部１６の変換結果Ｄ
３（ｔ０），Ｄ３（ｔ１），Ｄ３（ｔ２），Ｄ３（ｔ
３），・・・は、直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
下位ビットになる。
間Ｔ３で減算器１３の出力Ｖｂ３（ｔ０）を、期間Ｔ４
で減算器１５の出力Ｖｂ４（ｔ１）を、というように、
減算器１３および減算器１５の出力を交互にＡ／Ｄ変換
する。すなわち、並列型Ａ／Ｄ変換部１６の変換結果Ｄ
３（ｔ０），Ｄ３（ｔ１），Ｄ３（ｔ２），Ｄ３（ｔ
３），・・・は、直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
下位ビットになる。
【００２２】以上のことを簡単にまとめると、本実施例
の直並列型Ａ／Ｄ変換器は、３段パイプライン構成、
アナログ信号ラインの２重化とインタリーブ動作、
並列型Ａ／Ｄ変換部は２重化したアナログ信号を交互に
サンプリングすることにある。かかる直並列型Ａ／Ｄ変
換器と従来の直並列型Ａ／Ｄ変換器を以下に比較説明す
る。特に、従来問題となったＤ／Ａ変換および減算器の
要求精度と動作速度について比較する。まず、Ｄ／Ａ変
換および減算器の精度は従来と同じ精度が必要である
が、動作速度は従来の１／２で充分である。従来は初段
のＤ／Ａ変換および減算器がＴｓ／２（Ｔｓはサンプリ
ング周期）の時間で動作しなければならないのに対し
て、本実施例ではアナログ信号ラインを２重化しインタ
リーブ動作をさせているので、前述したように、例えば
Ｄ１（ｔ０）のＤ／Ａ変換およびＶｉｎ（ｔ０）からＶ
ａ１（ｔ０）の減算には期間Ｔ１Ａ，Ｔ２があてられ、
動作時間はＴｓとなるからである。同様に、２段目のＤ
／Ａ変換および減算器でも、動作時間はＴｓとなる。例
えば、Ｄ２（ｔ０）のＤ／Ａ変換およびＶｂ１（ｔ０）
からＶａ３（ｔ０）の減算には期間Ｔ２Ａ，Ｔ３があて
られる。従って、本実施例では、従来に比べて高速なＡ
／Ｄ変換器を実現するのが容易になる。
の直並列型Ａ／Ｄ変換器は、３段パイプライン構成、
アナログ信号ラインの２重化とインタリーブ動作、
並列型Ａ／Ｄ変換部は２重化したアナログ信号を交互に
サンプリングすることにある。かかる直並列型Ａ／Ｄ変
換器と従来の直並列型Ａ／Ｄ変換器を以下に比較説明す
る。特に、従来問題となったＤ／Ａ変換および減算器の
要求精度と動作速度について比較する。まず、Ｄ／Ａ変
換および減算器の精度は従来と同じ精度が必要である
が、動作速度は従来の１／２で充分である。従来は初段
のＤ／Ａ変換および減算器がＴｓ／２（Ｔｓはサンプリ
ング周期）の時間で動作しなければならないのに対し
て、本実施例ではアナログ信号ラインを２重化しインタ
リーブ動作をさせているので、前述したように、例えば
Ｄ１（ｔ０）のＤ／Ａ変換およびＶｉｎ（ｔ０）からＶ
ａ１（ｔ０）の減算には期間Ｔ１Ａ，Ｔ２があてられ、
動作時間はＴｓとなるからである。同様に、２段目のＤ
／Ａ変換および減算器でも、動作時間はＴｓとなる。例
えば、Ｄ２（ｔ０）のＤ／Ａ変換およびＶｂ１（ｔ０）
からＶａ３（ｔ０）の減算には期間Ｔ２Ａ，Ｔ３があて
られる。従って、本実施例では、従来に比べて高速なＡ
／Ｄ変換器を実現するのが容易になる。
【００２３】次に、従来の直並列型Ａ／Ｄ変換器で用い
られている並列型Ａ／Ｄ変換部のハード量と本実施例の
直並列型Ａ／Ｄ変換器で用いられている並列型Ａ／Ｄ変
換部のハード量を比較するが、一例として１０ビット分
解能のＡ／Ｄ変換器を構成する場合を考える。従来、１
０ビット分解能を実現する場合、４ビット並列型Ａ／Ｄ
変換部のハード量を１とすると、前述したように、最低
でも８のハード量が必要である。ところが、本実施例で
は各段に４ビット並列型Ａ／Ｄ変換部を用いることで１
０ビット分解能が実現できるので、３のハード量で実現
できる。この例からも明らかなように、本実施例では並
列型Ａ／Ｄ変換部のハード量を大幅に削減できる。ま
た、直並列型Ａ／Ｄ変換器全体のハード量を比較した場
合、従来の２段構成から３段構成にすることと、２重化
・インタリーブ構成にすることでＤ／Ａ変換および減算
器が従来より３組余分に必要になるが、ハード量として
は、Ｄ／Ａ変換および減算器１組で４ビット並列型Ａ／
Ｄ変換部の１／２以下で構成できるので、その分を考慮
しても全体のハード量を削減できることになる。すなわ
ち、Ｄ／Ａ変換及び減算器１組のハード量を０．５とす
ると（４ビット並列型Ａ／Ｄ変換部を１とすると）、全
体のハード量は従来構成で８．５、本実施例では５．０
となり、全体的なハード量の削減が明らかである。
られている並列型Ａ／Ｄ変換部のハード量と本実施例の
直並列型Ａ／Ｄ変換器で用いられている並列型Ａ／Ｄ変
換部のハード量を比較するが、一例として１０ビット分
解能のＡ／Ｄ変換器を構成する場合を考える。従来、１
０ビット分解能を実現する場合、４ビット並列型Ａ／Ｄ
変換部のハード量を１とすると、前述したように、最低
でも８のハード量が必要である。ところが、本実施例で
は各段に４ビット並列型Ａ／Ｄ変換部を用いることで１
０ビット分解能が実現できるので、３のハード量で実現
できる。この例からも明らかなように、本実施例では並
列型Ａ／Ｄ変換部のハード量を大幅に削減できる。ま
た、直並列型Ａ／Ｄ変換器全体のハード量を比較した場
合、従来の２段構成から３段構成にすることと、２重化
・インタリーブ構成にすることでＤ／Ａ変換および減算
器が従来より３組余分に必要になるが、ハード量として
は、Ｄ／Ａ変換および減算器１組で４ビット並列型Ａ／
Ｄ変換部の１／２以下で構成できるので、その分を考慮
しても全体のハード量を削減できることになる。すなわ
ち、Ｄ／Ａ変換及び減算器１組のハード量を０．５とす
ると（４ビット並列型Ａ／Ｄ変換部を１とすると）、全
体のハード量は従来構成で８．５、本実施例では５．０
となり、全体的なハード量の削減が明らかである。
【００２４】図３は本発明の他の実施例を示す直並列型
Ａ／Ｄ変換器の構成図である。図３に示すように、本実
施例の直並列型Ａ／Ｄ変換器は、前述した図１の直並列
型Ａ／Ｄ変換器に加え、第１のＳＨ回路１と第２のＳＨ
回路５との間に第６のＳＨ回路１７を接続し且つ第１の
ＳＨ回路１と第３のＳＨ回路７との間に第７のＳＨ回路
１８を接続したことにある。本実施例の動作原理は、前
述した図１の一実施例と原則的に同じであるが、第１の
ＳＨ回路１と第２，第３のＳＨ回路５，７との間にそれ
ぞれ第６，第７のＳＨ回路１７，１８を付加したことに
より、第１の並列型Ａ／Ｄ変換部２の動作速度を１／２
に緩和している。なぜならば、図１に示した直並列型Ａ
／Ｄ変換器では、Ａ／Ｄ変換を行なうタイミングから出
力がでてＤ／Ａ変換および減算器の動作に入るまで（１
／２）・Ｔｓの時間を必要とするが、本実施例は、同じ
動作にＴｓの時間を当てることができるからである。
Ａ／Ｄ変換器の構成図である。図３に示すように、本実
施例の直並列型Ａ／Ｄ変換器は、前述した図１の直並列
型Ａ／Ｄ変換器に加え、第１のＳＨ回路１と第２のＳＨ
回路５との間に第６のＳＨ回路１７を接続し且つ第１の
ＳＨ回路１と第３のＳＨ回路７との間に第７のＳＨ回路
１８を接続したことにある。本実施例の動作原理は、前
述した図１の一実施例と原則的に同じであるが、第１の
ＳＨ回路１と第２，第３のＳＨ回路５，７との間にそれ
ぞれ第６，第７のＳＨ回路１７，１８を付加したことに
より、第１の並列型Ａ／Ｄ変換部２の動作速度を１／２
に緩和している。なぜならば、図１に示した直並列型Ａ
／Ｄ変換器では、Ａ／Ｄ変換を行なうタイミングから出
力がでてＤ／Ａ変換および減算器の動作に入るまで（１
／２）・Ｔｓの時間を必要とするが、本実施例は、同じ
動作にＴｓの時間を当てることができるからである。
【００２５】図４は図３における回路各部の動作タイミ
ング図である。図４に示すように、本実施例において、
第１のＳＨ回路１の出力を第６のＳＨ回路１７と第７の
ＳＨ回路１８とで交互にサンプリングし、インタリーブ
動作をしている出力が第１の並列型Ａ／Ｄ変換部２に入
力されるので、並列型Ａ／Ｄ変換部２での変換のタイミ
ングは、Ｄ／Ａ変換および減算を開始するタイミングよ
りもＴｓだけ早いタイミングに設定することができる。
本実施例によれば、従来に比べ高速化に適した高分解能
のＡ／Ｄ変換器を実現することができる。
ング図である。図４に示すように、本実施例において、
第１のＳＨ回路１の出力を第６のＳＨ回路１７と第７の
ＳＨ回路１８とで交互にサンプリングし、インタリーブ
動作をしている出力が第１の並列型Ａ／Ｄ変換部２に入
力されるので、並列型Ａ／Ｄ変換部２での変換のタイミ
ングは、Ｄ／Ａ変換および減算を開始するタイミングよ
りもＴｓだけ早いタイミングに設定することができる。
本実施例によれば、従来に比べ高速化に適した高分解能
のＡ／Ｄ変換器を実現することができる。
【００２６】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は、高分解能であり、高速な直並列型Ａ／Ｄ変換を
容易に実現することができるという効果がある。また、
本発明はその中に含まれる並列型Ａ／Ｄ変換部のハード
量を減少させられるので、全体のハード量を大幅に削減
できるという効果がある。
換器は、高分解能であり、高速な直並列型Ａ／Ｄ変換を
容易に実現することができるという効果がある。また、
本発明はその中に含まれる並列型Ａ／Ｄ変換部のハード
量を減少させられるので、全体のハード量を大幅に削減
できるという効果がある。
【図１】本発明の一実施例を示す直並列型Ａ／Ｄ変換器
の構成図である。
の構成図である。
【図２】図１における回路各部の動作タイミング図であ
る。
る。
【図３】本発明の他の実施例を示す直並列型Ａ／Ｄ変換
器の構成図である。
器の構成図である。
【図４】図３における回路各部の動作タイミング図であ
る。
る。
【図５】従来の一例を示す直並列型Ａ／Ｄ変換器の構成
図である。
図である。
１，５，７，１２，１４，１７，１８ サンプルホー
ルド（ＳＨ）回路 ２，９，１６ 並列型Ａ／Ｄ変換部 ３，４，１０，１１ Ｄ／Ａ変換部 ６，８，１３，１５ 減算器
ルド（ＳＨ）回路 ２，９，１６ 並列型Ａ／Ｄ変換部 ３，４，１０，１１ Ｄ／Ａ変換部 ６，８，１３，１５ 減算器
Claims (2)
- 【請求項１】 入力端子に接続された第１のサンプル・
ホールド回路と、前記第１のサンプル・ホールド回路の
出力信号をデジタル値に変換する第１のアナログ／デジ
タル変換部と、前記第１のアナログ／デジタル変換部で
の変換結果を再びアナログ信号に変換するために並列接
続された第１および第２のデジタル／アナログ変換部
と、前記第１のサンプル・ホールド回路の出力をサンプ
ル・ホールドするために並列接続された第２および第３
のサンプル・ホールド回路と、前記第２および第３のサ
ンプル・ホールド回路の出力からそれぞれ前記第１およ
び第２のデジタル／アナログ変換部の出力を減算する第
１および第２の減算器と、前記第１の減算器の出力およ
び前記第２の減算器の出力を交互にデジタル値に変換す
る第２のアナログ／デジタル変換部と、前記第２のアナ
ログ／デジタル変換部での変換結果を再びアナログ信号
に変換するために並列に接続された第３および第４のデ
ジタル／アナログ変換部と、前記第１および第２の減算
器の出力をそれぞれサンプル・ホールドする第４および
第５のサンプル・ホールド回路と、前記第４および第５
のサンプル・ホールド回路の出力からそれぞれ前記第３
および第４のデジタル／アナログ変換部の出力を減算す
る第３および第４の減算器と、前記第３の減算器の出力
および前記第４の減算器の出力を交互にデジタル値に変
換する第３のアナログ／デジタル変換部とを有すること
を特徴とする直並列型アナログ／デジタル変換器。 - 【請求項２】 前記第１のサンプル・ホールド回路およ
び前記第２のサンプル・ホールド回路間に第６のサンプ
ル・ホールド回路を接続し且つ前記第１のサンプル・ホ
ールド回路および前記第３のサンプル・ホールド回路間
に第７のサンプル・ホールド回路を接続することを特徴
とする請求項１記載の直並列型アナログ／デジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22575191A JP2669213B2 (ja) | 1991-09-05 | 1991-09-05 | 直並列型アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22575191A JP2669213B2 (ja) | 1991-09-05 | 1991-09-05 | 直並列型アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563571A JPH0563571A (ja) | 1993-03-12 |
| JP2669213B2 true JP2669213B2 (ja) | 1997-10-27 |
Family
ID=16834258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22575191A Expired - Lifetime JP2669213B2 (ja) | 1991-09-05 | 1991-09-05 | 直並列型アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669213B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506190B1 (ko) * | 2000-05-31 | 2005-08-04 | 매그나칩 반도체 유한회사 | 파이프라인 아날로그-디지털 변환기 |
| JP4529007B2 (ja) * | 2004-09-02 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4526919B2 (ja) | 2004-10-21 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換装置 |
| KR20110033101A (ko) * | 2008-06-06 | 2011-03-30 | 엘에스아이 코포레이션 | 동기식 리타이밍된 아날로그 디지털 변환을 위한 시스템들 및 방법들 |
| US8487803B1 (en) * | 2012-01-23 | 2013-07-16 | Freescale Semiconductor, Inc. | Pipelined analog-to-digital converter having reduced power consumption |
-
1991
- 1991-09-05 JP JP22575191A patent/JP2669213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563571A (ja) | 1993-03-12 |
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