JPH11251903A - Ａｄ／ｄａ変換兼用回路 - Google Patents
Ａｄ／ｄａ変換兼用回路Info
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- JPH11251903A JPH11251903A JP5372598A JP5372598A JPH11251903A JP H11251903 A JPH11251903 A JP H11251903A JP 5372598 A JP5372598 A JP 5372598A JP 5372598 A JP5372598 A JP 5372598A JP H11251903 A JPH11251903 A JP H11251903A
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Abstract
(57)【要約】
【課題】 アナログ入力信号をＡ／Ｄ変換した後、さら
に、Ｄ／Ａ変換しても、もと通りのアナログ信号を得る
ことができるＡＤ／ＤＡ変換兼用回路を提供する。 【解決手段】 演算増幅器１００と、前記演算増幅器１
００の出力端子と入力端子との間に接続されて開閉動作
するスイッチSW2 と、前記演算増幅器１００の出力に基
づいて、デジタル信号の各桁を逐次的に確定する逐次比
較レジスタ１１０と、前記デジタル信号をアナログ信号
に変換するＤ／Ａ変換器１２０と、を備え、前記スイッ
チが開状態とされている時はＡ／Ｄ変換動作を行う一
方、前記スイッチが閉状態とされている時はＤ／Ａ動作
を行うようにしている。
に、Ｄ／Ａ変換しても、もと通りのアナログ信号を得る
ことができるＡＤ／ＤＡ変換兼用回路を提供する。 【解決手段】 演算増幅器１００と、前記演算増幅器１
００の出力端子と入力端子との間に接続されて開閉動作
するスイッチSW2 と、前記演算増幅器１００の出力に基
づいて、デジタル信号の各桁を逐次的に確定する逐次比
較レジスタ１１０と、前記デジタル信号をアナログ信号
に変換するＤ／Ａ変換器１２０と、を備え、前記スイッ
チが開状態とされている時はＡ／Ｄ変換動作を行う一
方、前記スイッチが閉状態とされている時はＤ／Ａ動作
を行うようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、逐次変換型Ａ／Ｄ
変換器に関し、特に、Ｄ／Ａ変換器としても使用するこ
とができる逐次比較型Ａ／Ｄ変換器に関する。
変換器に関し、特に、Ｄ／Ａ変換器としても使用するこ
とができる逐次比較型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来、Ｄ／Ａ変換器として兼用すること
ができる逐次比較型Ａ／Ｄ変換器は、たとえば、特開昭
５６−１６２５３５号公報に開示されている。
ができる逐次比較型Ａ／Ｄ変換器は、たとえば、特開昭
５６−１６２５３５号公報に開示されている。
【０００３】図５を参照して、この公報記載の従来技術
を説明すると、入力デジタル信号ＤｉをＤ／Ａ変換する
ときは、スイッチＳＷ１及びＳＷ２を再生側に切り替え
る。すなわち、入力デジタル信号Ｄｉは、デジタルデー
タセレクタＳｅを経て電流出力型Ｄ／Ａ変換器ＤＡｉで
Ｄ／Ａ変換され、電流−電圧変換器として動作する演算
増幅器ＯＰからＤＡ変換出力信号Ｅｏが得られる。
を説明すると、入力デジタル信号ＤｉをＤ／Ａ変換する
ときは、スイッチＳＷ１及びＳＷ２を再生側に切り替え
る。すなわち、入力デジタル信号Ｄｉは、デジタルデー
タセレクタＳｅを経て電流出力型Ｄ／Ａ変換器ＤＡｉで
Ｄ／Ａ変換され、電流−電圧変換器として動作する演算
増幅器ＯＰからＤＡ変換出力信号Ｅｏが得られる。
【０００４】一方、入力アナログ信号ＥｉをＡ／Ｄ変換
するときは、スイッチＳＷ１及びＳＷ２を記録側に切り
替える。すなわち、アナログ入力信号Ｅｉは電圧バッフ
ァ増幅器として動作する演算増幅器ＯＰの非反転入力側
に入力され、演算増幅器ＯＰの出力は抵抗Ｒ１を通じて
電圧コンパレータ１１の非反転入力端子に入力される。
また、この電圧コンパレータ１１の非反転入力端子には
電流出力型ＤＡ変換器ＤＡｉの出力も同時に入力されて
いる。従って、電圧コンパレータ１１は、入力アナログ
信号Ｅｉと電流出力型ＤＡ変換器ＤＡｉの出力との電圧
比較を行うことになる。このように、スイッチＳＷ１及
びＳＷ２を記録側に切り替えた状態で、スタートパルス
がクロック発生器１３に入力されると、クロック発生器
１３からクロックが逐次比較レジスタ１２に送られ、こ
の逐次比較レジスタ１２の出力がデジタルセレクタＳｅ
を通じて電流出力型ＤＡ変換器ＤＡｉに入力され、最上
位ビットから逐次的に入力アナログ信号ＥｉのＡＤ変換
データＤｏが確定し、最下位桁が確定することによりＡ
／Ｄ変換が完了する。
するときは、スイッチＳＷ１及びＳＷ２を記録側に切り
替える。すなわち、アナログ入力信号Ｅｉは電圧バッフ
ァ増幅器として動作する演算増幅器ＯＰの非反転入力側
に入力され、演算増幅器ＯＰの出力は抵抗Ｒ１を通じて
電圧コンパレータ１１の非反転入力端子に入力される。
また、この電圧コンパレータ１１の非反転入力端子には
電流出力型ＤＡ変換器ＤＡｉの出力も同時に入力されて
いる。従って、電圧コンパレータ１１は、入力アナログ
信号Ｅｉと電流出力型ＤＡ変換器ＤＡｉの出力との電圧
比較を行うことになる。このように、スイッチＳＷ１及
びＳＷ２を記録側に切り替えた状態で、スタートパルス
がクロック発生器１３に入力されると、クロック発生器
１３からクロックが逐次比較レジスタ１２に送られ、こ
の逐次比較レジスタ１２の出力がデジタルセレクタＳｅ
を通じて電流出力型ＤＡ変換器ＤＡｉに入力され、最上
位ビットから逐次的に入力アナログ信号ＥｉのＡＤ変換
データＤｏが確定し、最下位桁が確定することによりＡ
／Ｄ変換が完了する。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
のＡＤ／ＤＡ変換兼用回路では、電圧コンパレータ１１
と演算増幅器ＯＰを用いている。このような２つの独立
の演算増幅器のゲインとオフセットを同一にすることは
困難であるため、アナログ入力信号ＥｉをＡ／Ｄ変換し
てＤｏを得た後、ＤｏをＤ／Ａ変換しても、もとのアナ
ログ信号Ｅｉは再生できない。
のＡＤ／ＤＡ変換兼用回路では、電圧コンパレータ１１
と演算増幅器ＯＰを用いている。このような２つの独立
の演算増幅器のゲインとオフセットを同一にすることは
困難であるため、アナログ入力信号ＥｉをＡ／Ｄ変換し
てＤｏを得た後、ＤｏをＤ／Ａ変換しても、もとのアナ
ログ信号Ｅｉは再生できない。
【０００６】そこで、本発明は、アナログ入力信号をＡ
／Ｄ変換した後、さらに、Ｄ／Ａ変換しても、もと通り
のアナログ信号を得ることができるＡＤ／ＤＡ変換兼用
回路を提供することを課題としている。
／Ｄ変換した後、さらに、Ｄ／Ａ変換しても、もと通り
のアナログ信号を得ることができるＡＤ／ＤＡ変換兼用
回路を提供することを課題としている。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、請求項１のＡＤ／ＤＡ変換兼用回路は、Ａ／Ｄ変換
動作とＤ／Ａ変換動作を切り替えることができるＡＤ／
ＤＡ変換兼用回路であって、演算増幅器と、前記演算増
幅器の出力端子と入力端子との間に接続されて開閉動作
するスイッチと、前記演算増幅器の出力に基づいて、デ
ジタル信号の各桁を逐次的に確定する逐次比較レジスタ
と、前記デジタル信号をアナログ信号に変換するＤ／Ａ
変換器と、を備え、前記スイッチが開状態とされている
時はＡ／Ｄ変換動作を行う一方、前記スイッチが閉状態
とされている時はＤ／Ａ動作を行うようにしている。
め、請求項１のＡＤ／ＤＡ変換兼用回路は、Ａ／Ｄ変換
動作とＤ／Ａ変換動作を切り替えることができるＡＤ／
ＤＡ変換兼用回路であって、演算増幅器と、前記演算増
幅器の出力端子と入力端子との間に接続されて開閉動作
するスイッチと、前記演算増幅器の出力に基づいて、デ
ジタル信号の各桁を逐次的に確定する逐次比較レジスタ
と、前記デジタル信号をアナログ信号に変換するＤ／Ａ
変換器と、を備え、前記スイッチが開状態とされている
時はＡ／Ｄ変換動作を行う一方、前記スイッチが閉状態
とされている時はＤ／Ａ動作を行うようにしている。
【０００８】より具体的には、以下のようなＡＤ／ＤＡ
変換兼用回路が提供される。即ち、出力端子と入力端子
とを短絡または開放するスイッチを備え、前記スイッチ
が短絡したときにバッファとして動作し、前記スイッチ
が開放したときに比較器として動作する演算増幅器と、
前記演算増幅器の出力に基づいて、デジタル信号を出力
する逐次比較レジスタと、前記デジタル信号および入力
デジタル信号をアナログ信号に変換するＤ／Ａ変換器
と、を備え、前記比較器として動作する前記演算増幅
器、前記逐次比較レジスタおよび前記Ｄ／Ａ変換器によ
りＡＤ変換器に構成され、前記Ｄ／Ａ変換器および前記
バッファとして動作する前記演算増幅器によりＤＡ変換
器として構成されることを特徴とするＡＤ／ＤＡ変換兼
用回路が提供される。
変換兼用回路が提供される。即ち、出力端子と入力端子
とを短絡または開放するスイッチを備え、前記スイッチ
が短絡したときにバッファとして動作し、前記スイッチ
が開放したときに比較器として動作する演算増幅器と、
前記演算増幅器の出力に基づいて、デジタル信号を出力
する逐次比較レジスタと、前記デジタル信号および入力
デジタル信号をアナログ信号に変換するＤ／Ａ変換器
と、を備え、前記比較器として動作する前記演算増幅
器、前記逐次比較レジスタおよび前記Ｄ／Ａ変換器によ
りＡＤ変換器に構成され、前記Ｄ／Ａ変換器および前記
バッファとして動作する前記演算増幅器によりＤＡ変換
器として構成されることを特徴とするＡＤ／ＤＡ変換兼
用回路が提供される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明のＡＤ／ＤＡ変
換兼用回路の回路図である。本発明のＡＤ／ＤＡ変換兼
用回路は、Ｄ／Ａ変換器１２０の出力を非反転入力端子
に入力するとともに、アナログ入力Ａｉｎを反転入力端
子に入力する演算増幅器１００と、演算増幅器１００の
出力を入力し、演算増幅器１００の出力に応じたデジタ
ル値を出力する逐次比較レジスタ１１０と、逐次比較レ
ジスタ１１０の出力をアナログ変換して出力するＤ／Ａ
変換器１２０とを有している。
を参照しつつ説明する。図１は、本発明のＡＤ／ＤＡ変
換兼用回路の回路図である。本発明のＡＤ／ＤＡ変換兼
用回路は、Ｄ／Ａ変換器１２０の出力を非反転入力端子
に入力するとともに、アナログ入力Ａｉｎを反転入力端
子に入力する演算増幅器１００と、演算増幅器１００の
出力を入力し、演算増幅器１００の出力に応じたデジタ
ル値を出力する逐次比較レジスタ１１０と、逐次比較レ
ジスタ１１０の出力をアナログ変換して出力するＤ／Ａ
変換器１２０とを有している。
【００１０】さらに、本発明のＡＤ／ＤＡ変換兼用回路
は、アナログ入力端子と演算増幅器１００の反転入力端
子との間に接続されたスイッチＳＷ１と、演算増幅器１
００の反転入力端子と演算増幅器１００の出力端子との
間に接続されたスイッチＳＷ２と、演算増幅器１００の
出力端子と逐次比較レジスタ１１０入力端子との間に接
続されたスイッチＳＷ３と、逐次変換レジスタ１１０の
出力端子とＤ／Ａ変換器１２０の入力端子との間に接続
されたスイッチＳＷ４と、デジタル入力ＤｉｎをＤ／Ａ
変換器１２０に入力するためのスイッチＳＷ５とを有し
ている。
は、アナログ入力端子と演算増幅器１００の反転入力端
子との間に接続されたスイッチＳＷ１と、演算増幅器１
００の反転入力端子と演算増幅器１００の出力端子との
間に接続されたスイッチＳＷ２と、演算増幅器１００の
出力端子と逐次比較レジスタ１１０入力端子との間に接
続されたスイッチＳＷ３と、逐次変換レジスタ１１０の
出力端子とＤ／Ａ変換器１２０の入力端子との間に接続
されたスイッチＳＷ４と、デジタル入力ＤｉｎをＤ／Ａ
変換器１２０に入力するためのスイッチＳＷ５とを有し
ている。
【００１１】本発明では、これら５つのスイッチによ
り、３つの回路要素、すなわち、演算増幅器１００、逐
次比較レジスタ１１０、Ｄ／Ａ変換器１２０の間の接続
態様を切り替えて、Ａ／Ｄ変換動作とＤ／Ａ変換動作と
を切り替える。
り、３つの回路要素、すなわち、演算増幅器１００、逐
次比較レジスタ１１０、Ｄ／Ａ変換器１２０の間の接続
態様を切り替えて、Ａ／Ｄ変換動作とＤ／Ａ変換動作と
を切り替える。
【００１２】そこで、まず、本発明回路のＡ／Ｄ変換動
作について説明する。図２は、本発明回路をＡ／Ｄ変換
器として動作させる場合の等価回路の回路図である。こ
の場合、ＳＷ１、ＳＷ３、ＳＷ４は閉状態とされ、ＳＷ
２、ＳＷ５は開状態とされている。なお、動作に寄与し
ない回路要素およびすべてのスイッチは図示していな
い。
作について説明する。図２は、本発明回路をＡ／Ｄ変換
器として動作させる場合の等価回路の回路図である。こ
の場合、ＳＷ１、ＳＷ３、ＳＷ４は閉状態とされ、ＳＷ
２、ＳＷ５は開状態とされている。なお、動作に寄与し
ない回路要素およびすべてのスイッチは図示していな
い。
【００１３】図２の等価回路は、アナログ入力Ａｉｎを
デジタル出力Ｄｏｕｔに変換する逐次比較型Ａ／Ｄ変換
器であって、Ｄ／Ａ変換器１２０の出力（Ｄ／Ａ）ｏｕ
ｔを非反転入力端子に入力するとともに、アナログ入力
Ａｉｎを反転入力端子に入力する演算増幅器１００と、
演算増幅器１００の出力Ｃを入力し、出力Ｃに応じたデ
ジタル値を出力する逐次比較レジスタ１１０と、逐次比
較レジスタ１１０の出力Ｄｏｕｔを入力し、Ｄ／Ａ変換
して出力（Ｄ／Ａ）ｏｕｔを出力するＤ／Ａ変換器１２
０とを有している。
デジタル出力Ｄｏｕｔに変換する逐次比較型Ａ／Ｄ変換
器であって、Ｄ／Ａ変換器１２０の出力（Ｄ／Ａ）ｏｕ
ｔを非反転入力端子に入力するとともに、アナログ入力
Ａｉｎを反転入力端子に入力する演算増幅器１００と、
演算増幅器１００の出力Ｃを入力し、出力Ｃに応じたデ
ジタル値を出力する逐次比較レジスタ１１０と、逐次比
較レジスタ１１０の出力Ｄｏｕｔを入力し、Ｄ／Ａ変換
して出力（Ｄ／Ａ）ｏｕｔを出力するＤ／Ａ変換器１２
０とを有している。
【００１４】すなわち、図２の等価回路は、逐次比較レ
ジスタ１１０の出力Ｄｏｕｔに基づいて、Ｄ／Ａ変換器
１２０がアナログ出力（Ｄ／Ａ）ｏｕｔを出力し、この
アナログ出力（Ｄ／Ａ）ｏｕｔがアナログ入力Ａｉｎに
漸近するように逐次近似を行う回路である。
ジスタ１１０の出力Ｄｏｕｔに基づいて、Ｄ／Ａ変換器
１２０がアナログ出力（Ｄ／Ａ）ｏｕｔを出力し、この
アナログ出力（Ｄ／Ａ）ｏｕｔがアナログ入力Ａｉｎに
漸近するように逐次近似を行う回路である。
【００１５】以下、図２の等価回路の各構成要素につい
て説明する。演算増幅器１００は、Ｄ／Ａ変換器１２０
の出力（Ｄ／Ａ）ｏｕｔを非反転入力端子に入力すると
ともに、外部からのアナログ入力Ａｉｎを反転入力端子
に入力し、（Ｄ／Ａ）ｏｕｔ＞Ａｉｎの場合、ハイレベ
ルを出力し、（Ｄ／Ａ）ｏｕｔ＜Ａｉｎの場合、ローレ
ベルとなる。
て説明する。演算増幅器１００は、Ｄ／Ａ変換器１２０
の出力（Ｄ／Ａ）ｏｕｔを非反転入力端子に入力すると
ともに、外部からのアナログ入力Ａｉｎを反転入力端子
に入力し、（Ｄ／Ａ）ｏｕｔ＞Ａｉｎの場合、ハイレベ
ルを出力し、（Ｄ／Ａ）ｏｕｔ＜Ａｉｎの場合、ローレ
ベルとなる。
【００１６】逐次比較レジスタ１１０は本発明回路を逐
次比較Ａ／Ｄ変換器として動作させるための制御論理回
路を有するレジスタである。すなわち、この逐次比較レ
ジスタ１１０は、スタート信号により、すべての桁を零
クリアした後、最上位桁のみを「１」にして出力する。
次比較Ａ／Ｄ変換器として動作させるための制御論理回
路を有するレジスタである。すなわち、この逐次比較レ
ジスタ１１０は、スタート信号により、すべての桁を零
クリアした後、最上位桁のみを「１」にして出力する。
【００１７】すると、最上位桁のみが「１」であるデジ
タル出力ＤｏｕｔがＤ／Ａ変換器１２０でＤ／Ａ変換さ
れてアナログ値（Ｄ／Ａ）ｏｕｔ(1) として出力され
る。ついで、演算増幅器１００が（Ｄ／Ａ）ｏｕｔ(1)
とＡｉｎの比較結果を出力して逐次比較レジスタ１１０
に入力する。
タル出力ＤｏｕｔがＤ／Ａ変換器１２０でＤ／Ａ変換さ
れてアナログ値（Ｄ／Ａ）ｏｕｔ(1) として出力され
る。ついで、演算増幅器１００が（Ｄ／Ａ）ｏｕｔ(1)
とＡｉｎの比較結果を出力して逐次比較レジスタ１１０
に入力する。
【００１８】逐次比較レジスタ１１０は、Ａｉｎを越え
ない最大のデジタル出力Ｄｏｕｔを逐次的に確定するこ
とを目的としている。従って、アナログ値（Ｄ／Ａ）ｏ
ｕｔ(1) がＡｉｎより大きい時は、デジタル出力Ｄｏｕ
ｔの最上位の桁である２のｎ乗の桁を「０」に確定して
格納する。一方、アナログ値（Ｄ／Ａ）ｏｕｔ(1) がＡ
ｉｎより小さいか等しい時は、デジタル出力Ｄｏｕｔの
最上位の桁である２のｎ乗の桁を「１」に確定して格納
する。
ない最大のデジタル出力Ｄｏｕｔを逐次的に確定するこ
とを目的としている。従って、アナログ値（Ｄ／Ａ）ｏ
ｕｔ(1) がＡｉｎより大きい時は、デジタル出力Ｄｏｕ
ｔの最上位の桁である２のｎ乗の桁を「０」に確定して
格納する。一方、アナログ値（Ｄ／Ａ）ｏｕｔ(1) がＡ
ｉｎより小さいか等しい時は、デジタル出力Ｄｏｕｔの
最上位の桁である２のｎ乗の桁を「１」に確定して格納
する。
【００１９】この後、逐次比較レジスタ１１０は、クロ
ックパルスを受け取って、次の桁である２の（ｎ−１）
乗の桁を「１」にしてＤｏｕｔを出力する。この出力Ｄ
ｏｕｔは、２のｎ乗の桁が上記のように確定された値で
あり、２の（ｎ−１）乗の桁が「１」であり、残りの桁
がすべて「０」である。このＤｏｕｔをＤ／Ａ変換器１
２０でＤ／Ａ変換すると出力（Ｄ／Ａ）ｏｕｔ(2) は
（α＊（Ｄ／Ａ）ｏｕｔ(1) ＋１＊（１／２）＊（Ｄ／
Ａ）ｏｕｔ(1) ）となる。ここに、αは上記のように確
定した「１」か「０」かいずれかの値である。そして、
同様に、（Ｄ／Ａ）ｏｕｔ(2) とＡｉｎの大小を比較し
て、２の（ｎ−１）乗の桁を確定して格納する。
ックパルスを受け取って、次の桁である２の（ｎ−１）
乗の桁を「１」にしてＤｏｕｔを出力する。この出力Ｄ
ｏｕｔは、２のｎ乗の桁が上記のように確定された値で
あり、２の（ｎ−１）乗の桁が「１」であり、残りの桁
がすべて「０」である。このＤｏｕｔをＤ／Ａ変換器１
２０でＤ／Ａ変換すると出力（Ｄ／Ａ）ｏｕｔ(2) は
（α＊（Ｄ／Ａ）ｏｕｔ(1) ＋１＊（１／２）＊（Ｄ／
Ａ）ｏｕｔ(1) ）となる。ここに、αは上記のように確
定した「１」か「０」かいずれかの値である。そして、
同様に、（Ｄ／Ａ）ｏｕｔ(2) とＡｉｎの大小を比較し
て、２の（ｎ−１）乗の桁を確定して格納する。
【００２０】逐次比較レジスタ１１０は、このような処
理を繰り返して、最下位桁を確定し、エンドパルスを受
け取って、Ａ／Ｄ変換を終了する。Ｄ／Ａ変換器１２０
は、逐次比較レジスタ１１０に格納されているデジタル
値をアナログ値（Ｄ／Ａ）ｏｕｔに変換するものであ
り、たとえば、抵抗はしご型Ｄ／Ａ変換器をもちいるこ
とができる。ここに、抵抗はしご型Ｄ／Ａ変換器はＲと
２Ｒの抵抗値の抵抗をはしご型に配列した抵抗回路を有
しており、各桁に対応する抵抗値２Ｒの抵抗に流れる電
流を接地点に流すか、演算増幅器に流すかいずれかをス
イッチで選択することにより、Ｄ／Ａ変換器１２０を行
うものである。
理を繰り返して、最下位桁を確定し、エンドパルスを受
け取って、Ａ／Ｄ変換を終了する。Ｄ／Ａ変換器１２０
は、逐次比較レジスタ１１０に格納されているデジタル
値をアナログ値（Ｄ／Ａ）ｏｕｔに変換するものであ
り、たとえば、抵抗はしご型Ｄ／Ａ変換器をもちいるこ
とができる。ここに、抵抗はしご型Ｄ／Ａ変換器はＲと
２Ｒの抵抗値の抵抗をはしご型に配列した抵抗回路を有
しており、各桁に対応する抵抗値２Ｒの抵抗に流れる電
流を接地点に流すか、演算増幅器に流すかいずれかをス
イッチで選択することにより、Ｄ／Ａ変換器１２０を行
うものである。
【００２１】もちろん、抵抗はしご型Ｄ／Ａ変換器に限
らず、抵抗分圧型Ｄ／Ａ変換器等の他の方式でも良い。
以上のように、本発明回路はＡ／Ｄ変換動作を行う。
らず、抵抗分圧型Ｄ／Ａ変換器等の他の方式でも良い。
以上のように、本発明回路はＡ／Ｄ変換動作を行う。
【００２２】次に、本発明回路のＤ／Ａ変換動作につい
て説明する。図３は、本発明回路をＤ／Ａ変換器として
動作させる場合の等価回路の回路図である。この場合、
ＳＷ２、ＳＷ５は閉状態とされ、ＳＷ１、ＳＷ３、ＳＷ
４、は開放状態とされている。なお、動作に寄与しない
回路要素およびすべてのスイッチは図示していない。
て説明する。図３は、本発明回路をＤ／Ａ変換器として
動作させる場合の等価回路の回路図である。この場合、
ＳＷ２、ＳＷ５は閉状態とされ、ＳＷ１、ＳＷ３、ＳＷ
４、は開放状態とされている。なお、動作に寄与しない
回路要素およびすべてのスイッチは図示していない。
【００２３】図３の等価回路は、デジタル入力Ｄｉｎを
アナログ出力Ａｏｕｔに変換する回路であって、デジタ
ル入力ＤｉｎをＤ／Ａ変換するＤ／Ａ変換器１２０と、
Ｄ／Ａ変換器１２０のアナログ出力（Ｄ／Ａ）ｏｕｔを
非反転入力端子に入力するとともに、反転入力端子と出
力端子とを短絡させた演算増幅器１００とを有する。
アナログ出力Ａｏｕｔに変換する回路であって、デジタ
ル入力ＤｉｎをＤ／Ａ変換するＤ／Ａ変換器１２０と、
Ｄ／Ａ変換器１２０のアナログ出力（Ｄ／Ａ）ｏｕｔを
非反転入力端子に入力するとともに、反転入力端子と出
力端子とを短絡させた演算増幅器１００とを有する。
【００２４】反転入力端子と出力端子とを短絡させた演
算増幅器１００は、電圧利得が１であり、電圧フォロア
として動作するため、Ｄ／Ａ変換器１２０のアナログ出
力（Ｄ／Ａ）ｏｕｔはそのまま演算増幅器１００の出力
Ａｏｕｔとなる。
算増幅器１００は、電圧利得が１であり、電圧フォロア
として動作するため、Ｄ／Ａ変換器１２０のアナログ出
力（Ｄ／Ａ）ｏｕｔはそのまま演算増幅器１００の出力
Ａｏｕｔとなる。
【００２５】以上説明した通り、本発明回路の演算増幅
器１００は、スイッチＳＷ２の開閉により、比較器また
は電圧フォロアとして動作するため、Ａ／Ｄ変換動作と
Ｄ／Ａ変換動作とを切り替えることができる。
器１００は、スイッチＳＷ２の開閉により、比較器また
は電圧フォロアとして動作するため、Ａ／Ｄ変換動作と
Ｄ／Ａ変換動作とを切り替えることができる。
【００２６】このような本発明のＡＤ／ＤＡ変換兼用回
路はサンプルホールド回路としても使用することができ
る。ここに、サンプルホールド回路は、サンプル値を取
り込んで、一定時間保持することができる回路であっ
て、従来は、ＦＥＴ等のアナログスイッチをオンしてキ
ャパシタを充電することによりサンプル値を取り込み、
ついで上記アナログスイッチをオフしてサンプル値を保
持していた。しかし、上記の保持時間中にキャパシタが
放電するため保持時間を長くすることは困難であった。
そこで、本発明回路をサンプルホールド回路として使用
すれば、保持時間が短いという従来回路の欠点が解消さ
れる。以下、説明する。
路はサンプルホールド回路としても使用することができ
る。ここに、サンプルホールド回路は、サンプル値を取
り込んで、一定時間保持することができる回路であっ
て、従来は、ＦＥＴ等のアナログスイッチをオンしてキ
ャパシタを充電することによりサンプル値を取り込み、
ついで上記アナログスイッチをオフしてサンプル値を保
持していた。しかし、上記の保持時間中にキャパシタが
放電するため保持時間を長くすることは困難であった。
そこで、本発明回路をサンプルホールド回路として使用
すれば、保持時間が短いという従来回路の欠点が解消さ
れる。以下、説明する。
【００２７】図４は本発明回路をサンプルホールド回路
として動作させる場合の等価回路の回路図である。この
場合、ＳＷ５は常に開放されており、動作に寄与しない
ので図示を省略している。
として動作させる場合の等価回路の回路図である。この
場合、ＳＷ５は常に開放されており、動作に寄与しない
ので図示を省略している。
【００２８】図４の等価回路は、逐次比較レジスタ１１
０に格納されたデジタル出力Ｄｏｕｔをアナログ出力Ａ
ｓｈに変換する回路である。図４を参照すると、アナロ
グ入力Ａｉｎは既にＡ／Ｄ変換されて逐次変換レジスタ
にデジタル出力Ｄｏｕｔとして格納されている。この場
合、Ａｉｎをサンプル値として取り込むのに要する時間
は逐次変換処理が終了するのに要する時間である。そし
て、逐次変換処理終了後は、ＳＷ１を開状態として、外
部から演算増幅器１００へのアナログ入力は行わず、ま
た、ＳＷ３も開状態として、逐次変換レジスタ１１０に
おいて逐次比較処理も行われていない。このように各ス
イッチを開状態または閉状態としたのが、サンプル値を
保持している状態である。ここに、本発明回路では、逐
次比較レジスタにデジタル信号として記憶されているの
で、保持時間に制限はない。従って、取り込み時間と保
持時間は独立別個に所望の値にすることができる。
０に格納されたデジタル出力Ｄｏｕｔをアナログ出力Ａ
ｓｈに変換する回路である。図４を参照すると、アナロ
グ入力Ａｉｎは既にＡ／Ｄ変換されて逐次変換レジスタ
にデジタル出力Ｄｏｕｔとして格納されている。この場
合、Ａｉｎをサンプル値として取り込むのに要する時間
は逐次変換処理が終了するのに要する時間である。そし
て、逐次変換処理終了後は、ＳＷ１を開状態として、外
部から演算増幅器１００へのアナログ入力は行わず、ま
た、ＳＷ３も開状態として、逐次変換レジスタ１１０に
おいて逐次比較処理も行われていない。このように各ス
イッチを開状態または閉状態としたのが、サンプル値を
保持している状態である。ここに、本発明回路では、逐
次比較レジスタにデジタル信号として記憶されているの
で、保持時間に制限はない。従って、取り込み時間と保
持時間は独立別個に所望の値にすることができる。
【００２９】そして、デジタル出力ＤｏｕｔがＤ／Ａ変
換器１２０に入力され、精度よくアナログ出力（Ｄ／
Ａ）ｏｕｔに変換され、このアナログ出力（Ｄ／Ａ）ｏ
ｕｔはバッファとしての演算増幅器１００からそのまま
出力される。すなわち、演算増幅器１００の出力Ａｓｈ
は、（Ｄ／Ａ）ｏｕｔに等しい。ここに、（Ｄ／Ａ）ｏ
ｕｔは、外部からのアナログ入力ＡｉｎをＡ／Ｄ変換し
た後Ｄ／Ａ変換したものであるから、演算増幅器１００
にオフセットがあったり、Ｄ／Ａ変換器に誤差があって
も精度よくＡｉｎに一致している。
換器１２０に入力され、精度よくアナログ出力（Ｄ／
Ａ）ｏｕｔに変換され、このアナログ出力（Ｄ／Ａ）ｏ
ｕｔはバッファとしての演算増幅器１００からそのまま
出力される。すなわち、演算増幅器１００の出力Ａｓｈ
は、（Ｄ／Ａ）ｏｕｔに等しい。ここに、（Ｄ／Ａ）ｏ
ｕｔは、外部からのアナログ入力ＡｉｎをＡ／Ｄ変換し
た後Ｄ／Ａ変換したものであるから、演算増幅器１００
にオフセットがあったり、Ｄ／Ａ変換器に誤差があって
も精度よくＡｉｎに一致している。
【００３０】従って、このように、本発明回路をサンプ
ルホールド回路として使用することができる。
ルホールド回路として使用することができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、ア
ナログ信号とデジタル信号との変換時の対応関係がＤ／
Ａ変換時もＡ／Ｄ変換時も同一であるので、誤差なく原
信号を再生できる。
ナログ信号とデジタル信号との変換時の対応関係がＤ／
Ａ変換時もＡ／Ｄ変換時も同一であるので、誤差なく原
信号を再生できる。
【００３２】また、アナログ入力信号をデジタル変換し
た結果は逐次比較レジスタに保持されているので、上記
変換結果を、Ｄ／Ａ変換器を経て、演算増幅器から出力
すれば、本発明回路はサンプルホールド回路としても利
用できる。この場合、保持時間が短いという従来のサン
プルホールド回路の欠点が解消される。
た結果は逐次比較レジスタに保持されているので、上記
変換結果を、Ｄ／Ａ変換器を経て、演算増幅器から出力
すれば、本発明回路はサンプルホールド回路としても利
用できる。この場合、保持時間が短いという従来のサン
プルホールド回路の欠点が解消される。
【図１】本発明のＡＤ／ＤＡ変換兼用回路の回路図であ
る。
る。
【図２】Ｄ／Ａ変換動作を説明する等価回路の回路図で
ある。
ある。
【図３】Ａ／Ｄ変換動作を説明する等価回路の回路図で
ある。
ある。
【図４】サンプルホールド回路としての等価回路の回路
図である。
図である。
【図５】従来のＡＤ／ＤＡ変換兼用装置の回路図であ
る。
る。
１００ 演算増幅器 １１０ 逐次比較レジスタ １２０ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】 Ａ／Ｄ変換動作とＤ／Ａ変換動作を切り
替えることができるＡＤ／ＤＡ変換兼用回路であって、 演算増幅器と、 前記演算増幅器の出力端子と入力端子との間に接続され
て開閉動作するスイッチと、 前記演算増幅器の出力に基づいて、デジタル信号の各桁
を逐次的に確定する逐次比較レジスタと、 前記デジタル信号をアナログ信号に変換するＤ／Ａ変換
器と、を備え、 前記スイッチが開状態とされている時はＡ／Ｄ変換動作
を行う一方、前記スイッチが閉状態とされている時はＤ
／Ａ動作を行うことを特徴とするＡＤ／ＤＡ変換兼用回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5372598A JPH11251903A (ja) | 1998-03-05 | 1998-03-05 | Ａｄ／ｄａ変換兼用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5372598A JPH11251903A (ja) | 1998-03-05 | 1998-03-05 | Ａｄ／ｄａ変換兼用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251903A true JPH11251903A (ja) | 1999-09-17 |
Family
ID=12950818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5372598A Pending JPH11251903A (ja) | 1998-03-05 | 1998-03-05 | Ａｄ／ｄａ変換兼用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251903A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007219016A (ja) * | 2006-02-14 | 2007-08-30 | Seiko Instruments Inc | 音楽練習支援機器 |
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| CN103262417A (zh) * | 2010-09-14 | 2013-08-21 | 高端硅公司 | 一种用于电容式触摸应用的电路 |
| JP2015035764A (ja) * | 2013-08-09 | 2015-02-19 | 旭化成エレクトロニクス株式会社 | Ｐｌｌ回路 |
| US8970227B2 (en) | 2008-10-24 | 2015-03-03 | Advanced Silicon Sa | Circuit for capacitive touch applications |
-
1998
- 1998-03-05 JP JP5372598A patent/JPH11251903A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007219016A (ja) * | 2006-02-14 | 2007-08-30 | Seiko Instruments Inc | 音楽練習支援機器 |
| JP4520952B2 (ja) * | 2006-02-14 | 2010-08-11 | セイコーインスツル株式会社 | 音楽練習支援機器 |
| US8970227B2 (en) | 2008-10-24 | 2015-03-03 | Advanced Silicon Sa | Circuit for capacitive touch applications |
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| CN103262417A (zh) * | 2010-09-14 | 2013-08-21 | 高端硅公司 | 一种用于电容式触摸应用的电路 |
| JP2013541272A (ja) * | 2010-09-14 | 2013-11-07 | アドヴァンスト・シリコン・ソシエテ・アノニム | 静電容量式タッチアプリケーション用の回路 |
| CN103262417B (zh) * | 2010-09-14 | 2016-10-19 | 先进矽有限公司 | 一种用于电容式触摸应用的电路 |
| JP2015035764A (ja) * | 2013-08-09 | 2015-02-19 | 旭化成エレクトロニクス株式会社 | Ｐｌｌ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050105 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060530 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |