JP2006515143A - アナログ・ディジタル変換装置、アナログ・ディジタル変換のための方法、又は当該変換装置がもたらされる信号処理システム - Google Patents

Abstract

アナログ入力信号を、最上位部及び最下位部を備えるディジタル出力信号に変換するためのアナログ・ディジタル変換装置が、前記アナログ入力信号をサンプリングするためのサンプル手段と、前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最上位部を表す低解像度ディジタル信号に変換するための複数の低解像度アナログ・ディジタルコンバータとを有し、前記低解像度アナログ・ディジタルコンバータは、インタリーブされる態様で動作させられる。前記低解像度アナログ・ディジタルコンバータの何れかによって生成される前記低解像度ディジタル信号に基づいて、前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最下位部を表す高解像度ディジタル信号に変換するための高解像度のアナログ・ディジタルコンバータを更に有する。

Description

本発明は、アナログ入力信号を最上位部及び最下位部を備えるディジタル出力信号に変換するためのアナログ・ディジタル変換装置であって、アナログ入力信号をサンプリングするためのサンプル手段と、サンプリングされたアナログ入力信号を、ディジタル出力信号の最上位部を表す低解像度（粗）ディジタル信号に変換し、それによってインタリーブされた態様で動作させられるための複数の粗解像度アナログ・ディジタルコンバータとを有するアナログ・ディジタル変換装置に関する。

このようなアナログ・ディジタル変換装置は、米国特許第ＵＳ−Ａ−５，２６２，７７９号公報から知られている。当該文献において低解像度及び高解像度アナログ・ディジタルコンバータを備え、続いてサンプルレートを増大させるようにインタリーブされた態様で動作する低解像度及び高解像度アナログ・ディジタルコンバータの並列構成で配置される変換装置が記載されている。並列構成体の間でオフセット及びゲイン（利得）の差によってもたらされる差を整合させるために自動校正（オートキャリブレーション）が適用される。

この知られている変換装置の不利点は、並列変換チャネルの各々における低解像度及び高解像度アナログ・ディジタルコンバータが、ディジタル出力信号の所望の解像度を得るために必要とされる精度を有さなければならない一方で、更なる特定の自動校正手段が必要とされ、比較的高い消費電力が得られることにある。

本発明の目的は、これらの不利点を回避するか、又は少なくとも軽減することにあり、あまり複雑にならないと共に、エネルギ及びチップ面積を節減するために回路ブロックが共有される一方、不一致問題が回避されるか、又は低減されるアナログ・ディジタル変換装置を提供することにある。

それ故に本発明によれば、冒頭の段落に記載で規定されているアナログ・ディジタル変換装置は、アナログ・ディジタル変換装置が、前記低解像度アナログ・ディジタルコンバータの何れかによって生成される低解像度ディジタル信号に基づいてサンプリングされたアナログ入力信号を、ディジタル出力信号の最下位部を表す高解像度（高精細）ディジタル信号に変換するための高解像度のアナログ・ディジタルコンバータを更に有することを特徴とする。本発明による変換装置は、全てが単一の高解像度アナログ・ディジタルコンバータと協動（ｃｏ−ｏｐｅｒａｔｅ）する、インタリーブされた低解像度アナログ・ディジタルコンバータの組み合わせをもたらす。このことは、変換装置の精度を決定する変換装置の部分が、全てのインタリーブされた低解像度変換チャネルに対して共通になるので、回路ブロックは共有される一方、不一致問題が防止されるか、又は非常に低減されることを意味する。

特定の実施例において様々な形式の低解像度及び高解像度のアナログ・ディジタルコンバータ、例えばフラッシュアナログ・ディジタルコンバータが使用され得るが、これらの低解像度及び／又は高解像度アナログ・ディジタルコンバータは、逐次近似アナログ・ディジタルコンバータ（successive approximation analog-to-digital converters）によって形成される。フラッシュコンバータによって低解像度コンバータを形成すること、及び逐次近似コンバータによって高解像度コンバータを形成することは可能である。フラッシュコンバータはより多くの回路ブロックを必要とするという不利点を有するが、より多くのビットが同じクロック周期において同時に決定され得るという利点を有する一方、逐次近似コンバータにおいて逐次（連続）ビットを決定するのにより多くのクロック周期が必要となる。逐次近似コンバータを低解像度コンバータとして適用すること、及びフラッシュコンバータを高解像度コンバータとして適用することも可能である。

低解像度アナログ・ディジタルコンバータをオーバレンジ（範囲超過（ｏｖｅｒｒａｎｇｅ））逐次近似アナログ・ディジタルコンバータとして形成することによって、これらのコンバータの精度は、ディジタル出力信号の所望の解像度を得るために必要とされる精度よりも低くなり得る。高解像度アナログ・ディジタルコンバータのみは、必要とされる高解像度を有することが必要とされる。このように低解像度アナログ・ディジタルコンバータの基準仕様（スペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ））は緩和され、それによってアナログ・ディジタル変換装置の設計の簡略化が容易化される。

本発明は更に、最上位部（a most significant part）及び最下位部（a least significant part）を備えるディジタル出力信号にアナログ入力信号を変換するための方法であって、
− サンプリング手段によってアナログ入力信号をサンプリングするステップと、
− インタリーブされる態様で動作させられる複数の低解像度アナログ・ディジタルコンバータによって、サンプリングされたアナログ入力信号を低解像度ディジタル信号に変換し、前記低解像度ディジタル信号はディジタル出力信号の最上位部を表すステップと
を有する方法に関する。

本発明によれば、当該方法は
− 高解像度アナログ・ディジタルコンバータによって、サンプリングされたアナログ入力信号を高解像度ディジタル信号に変換し、前記低解像度アナログ・ディジタルコンバータの何れかによって生成される低解像度ディジタル信号を使用し、高解像度ディジタル信号はディジタル出力信号の最下位部を表すステップ
を更に有することを特徴とする。

本発明は更に、高速データ変換が必要とされると共に、上記のアナログ・ディジタル変換装置が適用される、例えばビデオ及び通信用途における信号処理のためのシステムに関する。

本発明の上記及び他の目的及び特徴は、添付図面に関連して以下の詳細な記載からより明らかにされるであろう。

図１の逐次近似アナログ・ディジタルコンバータは、バッファ増幅器１と、スイッチ３及びコンデンサ４によって形成されるサンプル・ホールド回路（サンプル及びホールド回路）２と、コンパレータ５と、ディジタル・アナログコンバータ６と、ディジタル制御ユニット７と、ディジタル出力ユニット８とを有する。逐次近似アナログ・ディジタルコンバータの入力電圧から、値Ｖ_ｉを備える一連の時間離散電圧サンプル（time discrete voltage sample）がバッファ増幅器及びサンプル・ホールド回路を介してもたらされる。コンパレータ５においてサンプル電圧値は、ディジタル・アナログコンバータ６を介してディジタル制御ユニット７から得られる制御電圧値Ｖ_ｃと比較される。コンパレータ出力信号Ｓ_ｄに応答すると逐次近似方法によって、変換された入力サンプル電圧値のビットは、最上位ビットで開始されて、ディジタル制御ユニット７において決定され、ディジタル出力ユニット８によって供給されるであろう。後者のユニットは、逐次近似アナログ・ディジタルコンバータのアナログ入力信号のディジタル値を供給する。

より簡単な形態において、逐次近似アナログ・ディジタルコンバータはいわゆるオーバレンジなしで動作する。このことは、ビット値の決定のための電圧範囲がたった二つの分離領域に分割され、単一のコンパレータユニットによってどの領域にサンプル電圧値はもたらされるか、どの領域はここでも二つの分離領域に分割されるか等が決定されることを意味する。しかしながら以下説明されるように、低解像度アナログ・ディジタル変換の場合、オーバレンジの使用は好ましい。このことは、ビット値の決定のための電圧範囲はオーバラップする領域、特に三つの領域に分割され、より多くのコンパレータユニットによってサンプル電圧値は最も外側の電圧領域の一つにおいてのみもたらされるか、又は一つよりも多くの電圧領域にもたらされるかが決定されることを意味する。本願においてオーバレンジの場合、サンプル入力値の電圧範囲は三つの領域に分割されるので、コンパレータ５はこの場合、二つのコンパレータユニットを有してもよいことが仮定されるであろう。比較結果に基づいて選択範囲はここでも三つの領域に分割される。二つのコンパレータユニットの代わりに、たった一つのコンパレータを使用することが可能であると共に二つの比較動作を交互に実行することが可能であり、この場合、前記変換はより多くの時間を必要とする。通常オーバレンジにより、より多くのビットを同時に決定することが可能になり、このことはオーバレンジがフラッシュ変換のいくつかの態様を含むことを意味する。

オーバレンジがない場合及びオーバレンジがある場合の逐次近似アナログ・ディジタルコンバータの動作が、図２ａ及び図２ｂを参照して説明されるであろう。ここでサンプル入力値Ｖ_ｉの全範囲（フルレンジ）は０から１Ｖで変化させられる。アナログ入力値は４ビットのみに変換されることが仮定される。この数が任意となることは明らかであり、実際この数はずっとより大きくなるであろう。

値００００から開始して、ディジタル制御ユニット７における第一のステップにおいて、当該値の第一のビットはハイになり、信号Ｓ_ｃ＝１０００がディジタル・アナログコンバータ６にもたらされる。当該値は１／２Ｖに対応する。図２ａに示されている例においてＶ_ｉ＞１／２Ｖとなり、それ故にコンパレータ５は信号“１”をディジタル制御ユニット７に供給し、ディジタル出力信号の第一のビット“１”が決定される。第二のステップにおいてディジタル制御ユニットは第二のビットをハイにし、信号Ｓ_ｃ＝１１００をディジタル・アナログコンバータ６にもたらす。当該値は３／４Ｖに対応する。この例においてＶ_ｉ＜３／４Ｖとなるので、コンパレータ５は信号“０”をディジタル制御ユニット７にもたらし、その結果、ディジタル出力信号の第二のビットは“０”となるように決定される。第三のステップにおいて第三のビットはハイになり、結果としてもたらされる信号Ｓ_ｃ＝１０１０がディジタル・アナログコンバータ６にもたらされる。当該信号は値５／８Ｖに対応する。図２ａに示されているように、Ｖ_ｉ＞５／８Ｖとなり、その結果、コンパレータ５は信号“１”をもたらすので、第三のビットはディジタル出力信号で保持される。第四のステップにおいて第四のビットはハイになり、その結果、ディジタル制御ユニット７は信号Ｓ_ｃ＝１０１１をアナログ・ディジタルコンバータ６にもたらす。後者の値は１１／１６Ｖに対応する。ここでも本例に示されているように、Ｖ_ｉ＞１１／１６Ｖとなり、その結果、コンパレータは信号“１”をディジタル制御ユニット７にもたらし、第四のビットは保持され、得られた変換結果、すなわち約０．７Ｖに対応する１０１１が、ディジタル出力ユニット８にもたらされる。それから次のサンプル変換が開始され得る。

この場合、図２ｂを参照してオーバレンジを伴う変換（本例において三つのオーバラップする電圧範囲）が説明されるであろう。第一のステップにおいてディジタル制御ユニット７は二つの信号、すなわち３／８Ｖ及び５／８Ｖに対応する０１１０及び１０１０を生成する。本例におけるコンパレータ５は二つのコンパレータユニットを有する。第一のコンパレータユニットにおいてサンプル入力値Ｖ_ｉは３／８Ｖと比較され、第二のコンパレータユニットにおいてサンプル入力値Ｖ_ｉは５／８Ｖと比較される。図２ｂに示されているように、両方のコンパレータユニットによって値“１”がディジタル制御ユニット７にもたらされる結果、Ｖ_ｉ＞５／８Ｖとなる。変換プロセスの間、後に端数が切り上げられる（ｒｏｕｎｄ ｕｐ）ビットが生成され、ディジタル値においてこれらのビットは“.（ポイント）”の後のビットによって示される。後者のコンパレータ出力信号“１，１”に基づいて、ディジタル出力信号の開始値００００．０は、開始値の第二の“０”に対して両方の“１”の全加算器（フルアダー（ｆｕｌｌ ａｄｄｅｒ））演算によって１０００．０に変化させられ、この演算でアナログ・ディジタル変換の第一のビットが決定される。両方のコンパレータユニットは信号“１”をもたらしているので、最上位の領域が第二のステップの間の比較のために選択される。第二のステップで、ディジタル制御ユニットにおいて次の二つのコンパレータ値、すなわち１１／１６Ｖ及び１３／１６Ｖに対応する１０１１及び１１０１が決定され、上位領域にもたらされる。Ｖ_ｉ＜１１／１６Ｖとなるので、両方のコンパレータユニットによって値“０”がディジタル制御ユニット７にもたらされる。値１０００．０の第三の“０”の両方の“０”の全加算器演算によってアナログ・ディジタル変換の第二のビット“０”が決定される。両方のコンパレータユニットは信号“０”をもたらしているので、最下位の領域が第三のステップの間の比較のために選択される。第三のステップで、ディジタル制御ユニットにおいて次の二つのコンパレータ値、すなわち１９／３２及び２１／３２に対応する１００１．１及び１０１０．１が決定される。図２ｂに示されているように、両方のコンパレータユニットによって値“１”がここでもディジタル制御ユニットにもたらされる結果、Ｖ_ｉ＞２１／３２となる。値１０００．０の第四の“０”の両方の“１”の全加算器演算によってアナログ・ディジタル変換の第三のビットが決定され、値１０００．０は１０１０．０に変化させられる。第四のステップで、ディジタル制御ユニットにおいて次の二つのコンパレータ値、すなわち４３／６４及び４５／６４に対応する１０１０．１１及び１０１１．０１が決定される。第一のコンパレータユニットが値“１”をディジタル制御ユニット７にもたらすと共に第二のコンパレータユニットが値“０”をディジタル制御ユニット７にもたらす結果、Ｖ_ｉ＞４３／６４且つＶ_ｉ＜４５／６４となる。値１０１０．０の第五の“０”の値“１”及び“０”の全加算演算によってアナログ・ディジタル変換の第四ビットが決定され、値１０１０．０は１０１１．０に変化させられる。本例のように変換は四つのビットで実行され、変換結果は端数が切り上げられ、ここでも１０１１となり、その後次のサンプル変換が開始され得る。

この場合、オーバレンジがない場合とオーバレンジがある場合との変換の間の変換結果における差はないが、オーバレンジがない場合、二つの連続（逐次）サンプル電圧値又はディジタル・アナログコンバータの二つの連続値の間の遷移（移行）の間、コンパレータの入力部（エントランス（entrance））における電圧に対するセトリングタイム（settling time）があまりに長くなるときに差はもたらされ、所望のサンプルレートは考慮され得る。バッファ増幅器１の出力抵抗及びコンデンサ４の容量（ほとんど寄生容量）は調整困難となり得るので、サンプル電圧値のセトリング定数は実際上ある一定の値となる。二つの連続サンプル電圧値の間に大きな差がもたらされるとき、新たなサンプル電圧値に近付くために必要とされる時間はある一定のサンプルレートで不十分となり得る。しかしながらサンプルレートを減少させることは多くの場合、所望されない。更にディジタルコンバータ６の出力部においてオフセット値又はあまりに長いセトリングタイムがもたらされ得る。このような状況においてコンパレータの一つ又は両方の側における値は不正確となり得る。

オーバレンジをもたらすことによって上記の種類の誤りは低減される一方、高いサンプルレートは依然保持され得ることが示されるであろう。図３Ａにおいて、図２Ａの状態が示されるだけでなく、サンプル電圧値における誤りの状態も示される。値Ｖ_ｉの代わりにサンプル電圧は当該誤りの結果として値Ｖ_ｉ＋Δεを有する。図２Ａを参照して上記と同じ理由に従うとディジタル出力信号は、誤りがない場合、１０１１の代わりに１１００になるであろう。同様に図３Ｂにおいて、図３Ａの状態が示されるだけでなく、サンプル電圧値における誤りの状態も示される。値Ｖ_ｉの代わりにサンプル電圧はここでも当該誤りの結果として値Ｖ_ｉ＋Δεを有する。図２Ｂを参照して上記と同じ理由に従うと図２Ａの場合のようにディジタル出力信号は１０１１になるであろう。従ってオーバレンジのためにディジタル出力信号において誤りはもたらされない。このことは、オーバレンジのある場合、オーバレンジのない場合よりも高速なサンプルレートがもたらされ得ることを意味する。

本発明のように変換装置において、低解像度アナログ・ディジタルコンバータと高解像度アナログ・ディジタルコンバータとの間に差がもたらされるとき、低解像度アナログ・ディジタルコンバータは好ましくはオーバレンジを伴って構成される一方、高解像度アナログ・ディジタルコンバータはオーバレンジを伴わなくても十分となり得る。実際高解像度コンバータにおいて連続サンプル電圧の間のステップは既に小さくなっているので、セトリングタイムは極めて小さくなり、オーバレンジの場合の低解像度コンバータにおいて使用され得るレートと同じ高さのサンプルレートが適用され得る。オーバレンジの場合の低解像度コンバータにおいて、正確さ、雑音、及びセトリング精度は高解像度コンバータよりもクリティカルではなく、それ故に低解像度コンバータは、より安価且つより低消費電力のコンポーネントから構成され得る。

本発明において低解像度コンバータと高解像度コンバータとの組み合わせが、その好ましい実施例で実現されるので、低解像度アナログ・ディジタルコンバータはオーバレンジのある場合の形式になることが可能である一方、高解像度アナログ・ディジタルコンバータはオーバレンジのない場合の形式になることが可能である。当然のことながら後者が、オーバレンジのある場合の形式になることも可能であるが、このことは余分な手段を示唆している。しかしながらオフセット差の結果として、低解像度コンバータは“シフト（偏移）された信号（ｓｈｉｆｔｅｄ ｓｉｇｎａｌ）”をもたらすことが可能となり、この場合、高解像度コンバータは低解像度コンバータとの正確な協動を得るために一つ又はそれより多くのビットオーバレンジを必要とし得る。

オーバレンジすることによってだけでなく、インタリーブする用途によってもサンプルレートはより高くなる。インタリーブにより、連続サンプル電圧の並列変換が示唆される。本発明においてインタリーブは低解像度変換に対してのみ適用される。複数の並列低解像度変換チャネルが適用されるが、本発明によれば当該チャネルは全て同じ高解像度アナログ・ディジタルコンバータを使用する。ディジタル出力信号の最下位部に対して同じコンバータを適用することによって、並列低解像度変換チャネルの間の可能なオフセット差の効果は除去され得る。より高価であると共により多くの電力を消費する高解像度コンバータが全ての変換チャネルに対して適用される。

本発明による完全なアナログ・ディジタル変換装置に対する基本ブロック図が図４に示されている。当該装置は、
− インタリーブされた低解像度アナログ・ディジタルコンバータと、
− 単一の高解像度アナログ・ディジタルコンバータと
の組み合わせの実現をもたらす。

当該装置の好ましい実施例に対するより詳細なブロック図が図５に示されている。前記好ましい実施例において、
− インタリーブされた低解像度アナログ・ディジタルコンバータと、
− 単一の高解像度アナログ・ディジタルコンバータと、
− 逐次近似低解像度及び高解像度アナログ・ディジタルコンバータと、
− 低解像度アナログ・ディジタルコンバータにおけるオーバレンジ部と
の組み合わせがもたらされる。

変換装置は、図４及び５の変換装置においてスイッチＳ_１１−Ｓ_１４、Ｓ_２１−Ｓ_２４、及びＳ_３１−Ｓ_３４に対するタイミング図を示す図６を参照して明らかになるであろう。本例において低解像度変換は８ビットに行われ、高解像度変換は４ビットに行われる。従っていかなる入力サンプルも１２ビットに変換される。変換サイクルは１６クロックパルスに分割される。４クロックパルスはサンプル・ホールド動作に適用され、８クロックパルスは８低解像度ビットの変換に適用され、４クロックパルスは４高解像度ビットの変換に適用される。このことは、４低解像度チャネルのインタリーブが好ましいことを意味する。当該チャネルは４クロックパルスの位相差を有する。各々の４クロックパルスのサイクルは位相１、位相２、位相３、及び位相４としてそれぞれ更に示されるであろう。

図４において各々の低解像度チャネルは、低解像度アナログ・ディジタル変換のために、バッファ増幅器１と、サンプル・ホールド回路９ａ、９ｂ、９ｃ、及び９ｄの各々と、ホールドバッファ増幅器１０ａ、１０ｂ、１０ｃ、及び１０ｄの各々と、更なる部分１１ａ、１１ｂ、１１ｃ、及び１１ｄの各々とを有し、高解像度変換のためにホールドバッファ増幅器１２と、高解像度アナログ・ディジタル変換のための更なる部分１３とを有している。

以下図６を参照して、低解像度及び高解像度コンバータの協動及びインタリーブがもたらされるであろう。

位相１、２、３、及び４のそれぞれにおいて、スイッチＳ_１１、Ｓ_１２、Ｓ_１３、及びＳ_１４は連続（逐次）的に閉じられるであろう。これらの位相の期間は、所望のサンプリングレートを考慮して、後続するバッファ増幅器１０ａ、１０ｂ、１０ｃ、及び１０ｄの入力部におけるサンプル入力電圧値のセトリングタイムは、少なくとも１／２ｌｓｂ、すなわち１２ビット変換の最下位ビットの値の半分の精度を得るのに十分に長くなる。次の二つの位相、すなわちオーバラップする位相２及び３と、３及び４と、４及び５と、５及び６との各々において、低解像度変換が各チャネルで実現される。低解像度変換の後、位相４、５、６、及び７において高解像度変換が行われ、これらの位相において低解像度変換結果は高解像度コンバータ１３に連続して（逐次）もたらされる。

図５の好ましい実施例において、各々の低解像度チャネルは、オーバレンジを伴う逐次近似アナログ・ディジタルコンバータを有している。これらのコンバータは、図１によれば、バッファ増幅器１と、サンプル・ホールド回路９ａ、９ｂ、９ｃ、及び９ｄの各々と、ホールドバッファ増幅器１０ａ、１０ｂ、１０ｃ、及び１０ｄの各々と、各々が二つのコンパレータユニット、低解像度を有するアナログ・ディジタルコンバータ１５ａ及び１５ｂ、ディジタル制御ユニット１６、並びにディジタル出力ユニット１７を有するコンパレータ１４ａ、１４ｂ、１４ｃ、及び１４ｄの各々とを有している。各々の低解像度チャネルにおける低解像度アナログ・ディジタルコンバータは共通入力バッファ増幅器を有する一方、四つのアナログ・ディジタルコンバータの代わりに各々のチャネル１に対して、本実施例においてスイッチ１８ａ及び１８ｂと共に二つの８ビットアナログ・ディジタルコンバータ１５ａ及び１５ｂで十分である。ディジタル制御ユニット１６及びディジタル出力ユニット１７は全ての低解像度チャネルに対して共通となる。

全ての低解像度チャネルに対して共通となる高解像度チャネルは、オーバレンジを伴わない逐次近似アナログ・ディジタルコンバータを有する。ここでも図１によれば、当該コンバータは、前記バッファ増幅器１と、連続（逐次）的に上記サンプル・ホールド回路９ａ、９ｂ、９ｃ、及び９ｄによって形成されるサンプル・ホールド回路と、ホールドバッファ増幅器１２と、コンパレータ１９と、高解像度を有する１２ビットディジタル・アナログコンバータ２０と、上記ディジタル制御ユニット１６及びディジタル出力ユニット１７とを有する。

別個の低解像度及び高解像度逐次近似アナログ・ディジタルコンバータの動作は図１、２Ａ、２Ｂ、３Ａ、及び３Ｂを参照して既に上記でもたらされている一方、低解像度及び高解像度コンバータのインタリーブ及び協動は図６を参照して既に上記でもたらされている。

この好ましい実施例において、低解像度変換の場合、二つのディジタル・アナログコンバータ１５ａ及び１５ｂで十分である。位相２及び３の間、スイッチ１８ａは図５に示されている位置にもたらされ、アナログコンパレータ信号がコンパレータ１４ａにもたらされる。位相３及び４の間、スイッチ１８ｂは図５に示されている位置にもたらされ、アナログコンパレータ信号がコンパレータ１４ｂにもたらされる。位相４及び５の間、スイッチ１８ａは図５と異なる位置にもたらされ、アナログコンパレータ信号がコンパレータ１４ｃにもたらされる。位相５及び６の間、スイッチ１８ｂは図４と異なる位置にもたらされ、アナログコンパレータ信号がコンパレータ１４ｄにもたらされる。当然のことながら、スイッチ１８ａ及び１８ｂを備える二つのコンバータ１５ａ及び１５ｂの代わりに四つの８ビットディジタル・アナログコンバータを使用することが可能である。

後者の位相の間、スイッチＳ_２１、Ｓ_２２、Ｓ_２３、及びＳ_２４は連続的に閉じられるであろう。高解像度変換が行われる前に、バッファ増幅器１２の入力コンデンサのプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）は好ましい。この手段によって、各サンプル・ホールド回路のコンデンサとバッファ増幅器１２の入力コンデンサとの間の電荷再分配が低減されるか、又は解消される。それ故にスイッチＳ_２１、Ｓ_２２、Ｓ_２３、及びＳ_２４のスイッチングの直後に、クロック周期の何分の１の間に更なるスイッチＳ_３１、Ｓ_３２、Ｓ_３３、及びＳ_３４が連続的に閉じられる。

要するに本発明は、インタリーブされたアナログ・ディジタルコンバータ、好ましくは逐次近似アナログ・ディジタルコンバータを使用するアナログ・ディジタル変換装置に関する。本発明による装置により、複数の回路が、インタリーブされたコンバータによって共有される非常に効率的なハードウエアの実現がもたらされる。このようにコンバータの間のオフセット及びゲインの問題が低減される。更にハードウエアの複雑性も低くなる。更なる利点は、本発明による装置が低消費電力を備えることにある。

ここに記載のアナログ・ディジタル変換装置は、アナログ入力アンチエイリアシングフィルタ（analog input anti-aliasing filter）及びディジタル出力デシメーションフィルタ（digital output decimation filter）装置と協動してもよい。明らかなことに、本アナログ・ディジタル変換装置においてバッファのアナログバンド幅と比較してインタリーブがしばらくの間オーバサンプリングされてもサンプル・ホールド回路における出力部で使用されるバッファは消費電力において支配的となる。アンチエイリアスするためのバッファの前の能動（アクティブ）フィルタ（active filter）区域（セクション）は、バッファと同じくらい多くの電力を消費し、同じくらい多くの雑音及び歪を加える。従ってオーバサンプリング（oversampling）はアンチエイリアシングフィルタにおける電力を節減するために興味深い解決策となり、ナイキストコンバータ（Nyquist converter）にとって通常の問題となる歪の折り返し（フォールディングバック（folding back））も防止する。これらの考察により本システムは、高速データ変換が必要とされるビデオ又は通信信号を処理するための装置における用途に対して特に有用となる。ＣＭＯＳ技術でのインタリービング逐次近似アナログ・ディジタルコンバータに対して実現可能となる実際上の値は２０ＭＨｚのアナログバンド幅及び６４０ＭＨｚのクロック周波数における１６０Ｍｓ／ｓでの４倍のオーバサンプリングとなる。

ここに記載の本発明の実施例は例示を目的とするものであり、限定を意図するものではない。請求項において規定される本発明の範囲から逸脱することなく当業者によって様々な変形例がこれらの実施例にもたらされてもよい。例えば低解像度及び高解像度変換は６ビットに対して行われることが可能であり、ここでも１２ビット変換がもたらされる。この場合、変換時間は三つの位相、すなわち６クロックパルスの間に各々、一番目はサンプリング・ホールド用に、二番目は低解像度変換用に、三番目は高解像度変換用に分割されることが可能であるため、三つのインタリービングチャネルが使用され得る。当然のことながら異なる数のビットでの変換は可能である。

本発明によるアナログ・ディジタル変換装置に適用される逐次近似アナログ・ディジタルコンバータの実施例を示している。 オーバレンジしない場合の逐次近似アナログ・ディジタルコンバータの動作を明らかにするための図を示している。 オーバレンジする場合の逐次近似アナログ・ディジタルコンバータの動作を明らかにするための図を示している。 誤り信号に関連してオーバレンジしない場合の逐次近似アナログ・ディジタルコンバータ間の差を明らかにするための図を示している。 誤り信号に関連してオーバレンジする場合の逐次近似アナログ・ディジタルコンバータ間の差を明らかにするための図を示している。 本発明によるアナログ・ディジタル変換装置の基本ブロック図を示している。 本発明によるアナログ・ディジタル変換装置の好ましい実施例を示している。 図４及び５の変換装置におけるスイッチに対するタイミング図を示している。

Claims (11)

1. アナログ入力信号を、最上位部及び最下位部を備えるディジタル出力信号に変換するためのアナログ・ディジタル変換装置であって、前記アナログ入力信号をサンプリングするためのサンプル手段と、前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最上位部を表す低解像度ディジタル信号に変換するための複数の低解像度アナログ・ディジタルコンバータとを有し、前記低解像度アナログ・ディジタルコンバータは、インタリーブされる態様で動作させられるアナログ・ディジタル変換装置において、前記低解像度アナログ・ディジタルコンバータの何れかによって生成される前記低解像度ディジタル信号に基づいて、前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最下位部を表す高解像度ディジタル信号に変換するための高解像度のアナログ・ディジタルコンバータを更に有することを特徴とするアナログ・ディジタル変換装置。
2. 前記低解像度アナログ・ディジタルコンバータは、逐次近似アナログ・ディジタルコンバータとなる請求項１に記載のアナログ・ディジタル変換装置。
3. 前記高解像度アナログ・ディジタルコンバータは、逐次近似アナログ・ディジタルコンバータとなる請求項１又は２に記載のアナログ・ディジタル変換装置。
4. 前記低解像度アナログ・ディジタルコンバータは、オーバレンジ逐次近似アナログ・ディジタルコンバータとなる請求項１、２、又は３に記載のアナログ・ディジタル変換装置。
5. 前記低解像度逐次近似アナログ・ディジタルコンバータの各々は、別個にサンプル・ホールド回路と、それに接続されるホールドバッファ増幅器と、少なくとも一つのコンパレータと、低解像度ディジタル・アナログコンバータとを有し、前記少なくとも一つのコンパレータの入力部は前記ホールド増幅器及び前記低解像度ディジタル・アナログコンバータに接続されるアナログ・ディジタル変換装置であって、前記低解像度逐次近似アナログ・ディジタルコンバータの前記コンパレータの前記出力部に接続される共通ディジタル制御ユニットを更に有する請求項２、３、又は４に記載のアナログ・ディジタル変換装置。
6. 一対の低解像度アナログ・ディジタルコンバータが、二つのインタリーブ低解像度アナログ・ディジタルコンバータにおいてスイッチと共に動作する共通低解像度ディジタル・アナログコンバータを有する請求項５に記載のアナログ・ディジタル変換装置。
7. 前記高解像度アナログ・ディジタルコンバータは、スイッチによって前記サンプル・ホールド回路に逐次して接続されるホールドバッファ増幅器と、少なくとも一つのコンパレータと、高解像度ディジタル・アナログコンバータとを有し、前記少なくとも一つのコンパレータの入力部は前記ホールド増幅器及び前記低解像度ディジタル・アナログコンバータに接続されると共に、前記共通ディジタル制御ユニットに接続される少なくとも一つの出力部を有する請求項５又は６に記載のアナログ・ディジタル変換装置。
8. 各サンプル・ホールド回路のコンデンサと前記高解像度アナログ・ディジタルコンバータの前記バッファ増幅器の入力コンデンサとの間の電荷再分配を低減するために、後者のバッファ増幅器を前記サンプル・ホールド回路に逐次簡単に接続するためのスイッチがもたらされる請求項５又は６に記載のアナログ・ディジタル変換装置。
9. アナログ入力信号を、最上位部及び最下位部を備えるディジタル出力信号に変換するための方法であって、
   − サンプリング手段によって前記アナログ入力信号をサンプリングするステップと、
   − インタリーブされる態様で動作させられる複数の低解像度アナログ・ディジタルコンバータによって、前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最上位部を表す前記低解像度ディジタル信号に変換するステップと
   を有する方法において、
   − 前記サンプリングされたアナログ入力信号を、前記ディジタル出力信号の最下位部を表す高解像度ディジタル信号に変換すると共に、前記低解像度アナログ・ディジタルコンバータの何れかによって生成される前記低解像度ディジタル信号を使用するステップ
   を更に有することを特徴とする方法。
10. 請求項１乃至９の何れか一項に記載のアナログ・ディジタル変換装置を有する信号処理のためのシステム。
11. 前記システムはビデオ又は通信信号を処理するように構成される請求項９に記載のシステム。

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