JPH06505836A

JPH06505836A - 共通の逐次比較制御を行う２系列多重変換器を有用化する２段ａ／ｄ変換器

Info

Publication number: JPH06505836A
Application number: JP3516652A
Authority: JP
Inventors: ジェシュ、ブルース・ジェイ
Original assignee: ハリス・コーポレーション
Priority date: 1990-08-30
Filing date: 1991-08-28
Publication date: 1994-06-30
Also published as: EP0559657B1; EP0559657A1; DE69104493T2; US5138319A; DE69104493D1; WO1992004777A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】共通の逐次比較制御を行う２系列多重変換器を有用化する２段Ａ／Ｄ変換器技術分野この発明は一般的にアナログからデジタル信号への変換器に関し、より詳しくは、逐次比較および２段または２工程の変換方法を用いるような変換器に関する。

背景技術アナログからデジタルへの変換の逐次比較法は、正確かつ比較的高速のデジタル変換を生成するための技術の中で良（知られている。一般に、この方法を用いる従来の変換器は、一連のデジットを生成する比較工程で、未知のアナログ入力信号を１つまたはそれ以上の正確に知られた基準信号と比較する。各工程では、アナログ入力信号と基準信号との相対的な大きさが比較されて、次の続（工程の間に別の基準信号と比較される誤りまたは差信号が生成される。そのような各比較工程は、所望のレベルの量子化が達成されるまでデジタルの桁を下げながら、最終的な出力信号のデジットを与える。

典型的な従来の逐次比較型アナログ−デジタル（Ａ／Ｄ）変換器が図１に示されている。アナログ入力信号ＶＩＮが入力線１１を通して比較器１０に印加される。

クロックおよび制御ロジック２０は、変換開始信号に応答して、入力アナログ信号ＶＩＮの変換を取得し、かつ、初期化する。比較器１０はクロックおよび制御ロジック手段２０へ信号を出力する。この手段２０は、比較器１０からの出力信号の関数としてのデンタル出力を生むための内蔵逐次比較レジスタ（ＳＡＲ）３０を制御する。逐次比較レジスタ３０からのデジタル出力は、内蔵デジタル−アナログ変換器（ＤＡＣ）４０内のビットを活性化する。このＤＡＣ４０は、そこに印加された既知の内部基準電圧ＶＲＥＦを持っている。ＤＡＣ４０からの出力は再び比較器１０に印加される。上記比較器１０からクロックおよび制御ロジック手段２０への信号は、アナログ入力信号と内蔵ＤＡＣ４０からのアナログ出力信号との差を表している。

逐次比較型変換器の速さは、各比較工程を実行するのに要求される時間の総計によって決定される。正確な比較がなされるように回路の過渡エラーが必要最小限のレベルに治まるのを許容するためには、概して、次の比較の前に十分な時間が確保されねばならない。変換器がＮビットのデジタル数にデジタル化するためには、Ｎ個の整定期間が要求される。これらの変換器内の３つの基本的要素、逐次比較レジスタ、ＤＡＣおよび比較器のうち、ＤＡＣと比較器との組み合わせで典型的に要求されるレベルである半ビットの精度以上にする整定時間が、通常、各期間の時間を決定する。例えば、ＤＡＣと比較器とが、１２ビツト変換器の期間ごとに半ビットの精度に１μＳｅＣで治まる場合は、全量ｌ」＼変換時間は約１２μｓｅｃになる。

一般的に、変換時間を減少させ、変換器の動作速度を増すことが望まれているので、各ビットレベルに許される整定時間を減少させるために、先行技術において幾つかの試みがなされてきた。しかしながら、単に各ビットレベルの整定時間を減じることは、変換精度を危険にさらすことになる。変換速度を増すために２段または粗／微細の変換技術を用いることが知られているが、回路の複雑さがコストを大きく増大させるにすぎない。そのような２段プロセスでは、デジタルビットは、分離したアナログ−デジタル変換器によって２つのグループに分けられる。

精度があまり要求されないことから各ビットの整定時間は減少し、それ故、変換速度は増す。

逐次比較の各ビットレベルに対して異なった多重整定用クロックを採用することによって、変換速度を増す技術も知られている。しがしながら、これも実質的に、総てのビットレベルに対して単一整定時間クロックを用いる回路に比して、回路の複雑さとコストを増大させる。

変換のための時間を減じる別の方法が、米国特許出願、出願番号３４０７０５出願日１９８９年４月２０日、バフラニア（Ｂａｃｒａｎｉａ）らによるもので述べられている。それは、変換開始指令信号の受理の前に取得が初期化されるバックサンプリング技術である。すなわち、変換信号を受理すると、取得またはサンプル位相が終了され、比較位相が始まる。

ところで、アナログ−デジタル変換器の従来技術は、アナログ信号が連続的に受け取られて変換されねばならない単一変換サイクルに集中されてきた。それ故、バフラニアの比較でも、変換されるべき信号同士の相互関係は変換時間を節約するための源を与える。

そこで、この発明の目的は、複数の信号の変換速度を増すことができるアナログ −デジタル変換器を提供することにある。

この発明の別の目的は、変換速度を増すだけでなく、従来のデバイスに比して無効な死領域および電力を低減するアナログ−デンタル変換器を提供することにある。

これらおよび他の目的は、アナログ−デジタル変換器または逐次比較回路からのデンタル信号を変換するための偶および奇のデジタル−アナログ変換器を備え、かつ、上記偶および奇の変換器によって交替する変換へ、上記偶および奇の変換器と、アナログ−デジタル変換器装置とを制御することによって達成される。制御回路が、上記偶および奇の変換器を、一方が取得位相にある間、他方が変換位相にあるような反対の位相にあるように制御する。この位相の重なりは、実質的に、一連のつながったアナログ信号を変換するための時間量を低減する。比較器が上記偶および奇の変換器の各々に備えられる。上記制御回路は、取得中の偶または奇の変換器の比較器のりセツティングを、他方の偶または奇の変換器の変換位相の開始と同時に始める。また、上記制御回路は、取得中の偶または奇の変換位相の比較器のりセツティングを、他方の偶または奇の変換器の変換位相の終了以前に終了する。

逐次比較法を用いる一実施例では、偶および奇の変換器の各々が、分離した粗デジタルーアナログ変換器と、共通の微細デジタル−アナログ変換器とを含んでいる。制御回路は、上記粗デンタルーアナログ変換器の各々の変換位相の開始部分の間、上記微細デジタル−アナログ変換器をリセットする。この微細変換器を分配することは、奇および偶の変換器の重なりから、変換を行うのに要求される時間を増加させないだけでなく、要求される死んだ寸法と電力消費を低減する。

２段または２工程のフラッシュ法を用いる別の実施例では、第１のフラッシュ段は、最大有効ヒツトまたはアナログ入力信号の比較を供給する粗アナログーデンタル変換器である。デンタル−アナログ変換器が、アナログ入力信号の第１段の比較のアナログ信号を供給する。上記比較アナログ信号は、奇および偶の第２段の微細アナログ−デジタル変換器によって交替で処理される。デジタル出力信号は、第１段からのデジタル信号と、偶または奇のいずれかの変換器のデジタル信号との組み合わせである。

この発明の他の目的、利点と新しい特長は、添付図面とともに考察されたとき、次に述べる発明の詳細な説明で明らかになる。

図面の簡単な説明図１は従来の逐次比較型アナログ−デジタル変換器のブロック図である。

図２はこの発明の原理を組み入れた逐次比較型アナログ−デジタル変換器のブロック図である。

図３は偶または奇の粗ＤＡＣの概略図である。

図４は微細ＤＡＣの概略図である。

図５はこの発明の原理に従う図２のアナログ−デジタル変換器の動作のためのタイミング図である。

図６は従来の２段または２工穆のフラッシュ型アナログ−デジタル変換器のブロック図である。

図７はこの発明の原理を組み入れた２段または２工程のフラッシュ型アナログ− デジタル変換器のブロック図である。

発明の開示１つのアナログ−デジタル変換器が、図２に、図１で用いられたのと同一の参照数字を対応する構成要素に付して示されている。上記数字の後の文字は、それらが従来回路の一部または変形であることを示している。入力におけるクロックおよび制御ロジック２０は図２には示されておらず、次の信号を供給する。つまり、ＦＩＮＥ　ＺＥＲＯ，ＲＥＳＥＴ　ＳＡＲ，ＤＩＳＡＢＬＥ、ＳＡＭＰＬＥ、ＯＤＤ、ＣＬＯＣＫである。付加的入力はＶＲＥＦとＶＩＮである。

図１の精密ＤＡＣ４０は、逐次比較レジスタ３０、例えば最大有効ビットからのデジタル信号の粗変換を行うための一対の粗ＤＡＣ，すなわち、偶ＤＡＣ４０ａと奇ＤＡＣ４０ｂとして示されている。粗ＤＡＣの各々は、逐次比較レジスタ３０からの最小有効ビットを受け取る共通の微細ＤＡＣ４０Ｃを分けあっている。

入力信号ＶＩＮは、偶ＤＡＣ４０ａと奇ＤＡＣ４Ｑｂに入力として供給される。

クロックおよび制御ロジック２０からのＤＩＳＡＢＬＥ、ＳＡＭＰＬＥおよびＯＤＤ信号は、偶ＤＡＣ４０ａと奇ＤＡＣ４０ｂに供給される。ＯＤＤ信号はインバータ■１によって反転された状態で偶ＤＡＣ４０ａに供給される。ＯＤＤ信号とその反転信号は、偶ＤＡＣ４０ａと奇ＤＡＣ４０ｂに対してそれぞれＣ０ＮＶＥＲＴ。

ＥＮＡＢＬＥ信号となっている。ＦＩＮＥ　ＺＥＲＯ信号は、基準信号ＶＲＥＦとともに、微細ＤＡＣ４０ｃに供給される。微細ＤＡＣ４０Ｃのアナログ出力は、偶ＤＡＣ４０ａと奇ＤＡＣ４０ｂに対して、適当な基準信号ＶＲＥＦＸとともにＶＤＡＣＹ入力として供給される。

偶ＤＡＣ４０ａによって取得されるアナログ人力ＶＩＮは、偶ＤＡＣ４０ａのアナログ出力と比較され、比較器１０ａに供給される。奇ＤＡＣ４０ｂによって取得されるアナログ人力ＶＩＮは、奇ＤＡＣ４０ｂのアナログ出力と比較され、比較器１０ｂに供給される。偶ＤＡＣ４０ａと奇ＤＡＣ４０ｔｌからの制御信号ＺＥＲＯは、対応する比較器１０ａ、１０ｂに供給される。

比較器１０ａと１０ｂの出力は、○ＤＤ信号によって制御されるマルチプレクサＭＵＸを通して出力口ノックに供給される。マルチプレクサＭＵＸの出力は、排他的論理和ゲートＸＯＲ内で、５ＡＲ３０からの５ＩＧＮ信号と結合される。排他的論理和ゲー１−ＸＯＲの出力は、逐次比較レジスタ３０にデジタル帰還信号ＤＡＴＡ　ＩＮを供給するとともに、出力フリップフロップＦＦに入力を供給する。

フリップフロップＦＦは、クロックの制御下で、一連のデジタル出力信号○ＵＴＤＡＴＡを与える。

ＲＥＳＥＴ　ＳＡＲ信号は、クロック信号と同様に、５ＡＲ３０に供給される。

逐次比較レジスタ３０に対する第３の入力は、Ｘ０Ｒ３０から得られるデジタル信号ＤＡＴＡＩＮである。逐次比較レジスタ３０は、イネーブル信号ＥＮＢと同様に、最大有効ビット制御Ｘ１．Ｘ２およびｘ３を偶ＤＡＣ４Ｑａと奇ＤＡＣ４０ｂとの両方に供給する。正弦ピッｈｓＩＧＮと同様に、最小有効ピッ）Ｙｌ、Ｔ２およびＴ３は、５ＡＲ３０によって微細ＤＡＣ４０ｃに供給される。上記正弦ビットはＸＯＲにも供給される。

ＦＩＮＥ　ＺＥＲＯ信号以外は、クロックおよび制御ロジック２０によって特別な信号は供給されないことが注目されるべきである。○ＤＤ信号は変換信号ＳＣの初期値を再分類したものである。

偶および奇り、ＡＣ４０ａ、４０ｂの概略が図３に示されている。ＤＩ　５ＡＢＬＥおよびＣ０ＮＶＥＲＴ信号は、内蔵制御ロジック４２の論理積ゲートに供給される。制御ロジック４２は、スイッチアレイ４２を通してキャパシタアレイ４８まで、取得またはサンプル位相と変換または保持位相とを制御するために、接地またはＶＩＮ信号を選択する入力スイッチ４５にスイッチ制御を供給する。ＤＩＳＡＢＬＥとＣ０ＮＶＥＲＴ信号との両方が低であるとき、上記入力スイッチは、取得位相のために接地からＶＩＮへ動かされる。また、Ｃ０ＮＶＥＲＴ信号は、デコーダ４４に供給される。デコーダ４４は、スイッチ４６を制御するために逐次比較レジスタからＸＩ、Ｘ２およびｘ３とＥＮＢとを通して入力を受け取る。

また、制御ロジック４２は、Ｃ０ＮＶＥＲＴとＳＡＭＰＬＥ信号を受け取る論理積ケートを含んでおり、Ｃ０ＮＶＥＲＴ、ＳＡＭＰＬＥ信号がそれぞれ低、高であるとき、制御信号ＺＥＲＯをその出力比較器１０ａまたは１０ｂに供給する。

比較器１０は、Ｃ０ＮＶＥＲＴ信号によって制御される取得位相の間、ＳＡＭＰＬＥ信号に応じたＺＥＲＯｆｆｉ号によってリセットまたはゼロにされる。また、ＺＥＲＯ信号はＶＣＡＣノードを接地するスイッチ４７を閉じる。微細ＤＡＣ４０ｃの出力は、入力ＶＤＡＣＹおよび基準信号ＶＲＥＦＸとして供給される。

図示の粗ＤＡＣはセグメント型であり、Ｘｌ、Ｘ２およびＸ３は８セグメントのうちのどれが入力ＶＩＮを内に入るかを決定する。これが起こった後、ＥＮＢは、微細ＤＡＣによる微細（セグメント内の工程）分析のために、ＶＤＡＣＹを適当なセグメントキャパシタに接続する。この能力が必要とされない場合、粗ＤＡＣのものは３つのキャパシタステーンしか要しない。

微細ＤＡＣ４０ｃの細部は図４に示されている。５ＡＲ３０からの入力信号Ｙ１、Ｔ２およびＴ３は、対応するキャパシタ４８へのスイッチ４６を制御するために使用される。５ＡＲ３０からの５ＩＧＮ信号は、スイッチ４６を通してキャパシタ４８に供給されるべきスイッチ４３ａへの基準信号として、＋ＶＲＥＦか− ＶＲＥＦかのどちらかを選択する。スイッチ４３ｂは、また５ＩＧＮ信号によって制御され、偶および奇ＤＡＣ４０ａ、４０ｂに出力信号ＶＲＥＦＸを供給する。

キャパシタアレイ４８の出力に接続されているのは増幅器４９であり、その帰還キャパシタＣＹＦは、信号ＦＩＮＥ　ＺＥＲＯが高であるときスイッチ４７によって短絡される。増幅器４９の出力は、偶および奇の粗ＤＡＣ４０ａ、４０ｂの両方に供給されるアナログ信号ＶＤＡＣＹである。

このアナログ−デジタル変換器の動作は、７デジツト変換について、図５のグラフを参照しながら説明される。クロック信号が最初の行に示されており、各サイクルは７個のクロックパルスを含んでいる。ＳＡＭＰＬＥ信号とＦＩＮＥＺＥＲＯ信号は各サイクルが高で始まり、サイクル中に低になり、低でサイクルを終える。ＯＤＤ信号は、７クロツクパルスの１サイクルのための高と、１サイクルのための低との間で変化する。ＳＡＲのビットは、Ｓｉｇｎビットで始まり、粗ＤＡＣのための３つの最大有効ビットＸＩ、Ｘ２およびＸ３と、微細ＤＡＣのための３つの最小有効ビットＹｌ、Ｙ２およびＴ３とに続かれる。ＤＡＴＡ　Ｏｌ、 ’Ｔ傷信号、偶および奇ＤＡＣからの出力の７デジツトの間で変化し、ＳＡＲビットからの１クロツクパルスによって遅延されている。

サイクルは、ＲＥＳＥＴ　ＳＡＲ信号が高、ＳＡＭＰＬＥ信号が高、ＦＩＮＥＺＥＲＯ信号が高、○ＤＤ信号が低の状態でＴ１に始まる。ＳＡＲビットは５ＩＧＮビツトであり、ＤＡＴＡ　ＯＵＴは奇ＤＡＣの最後または最小の有効ビットである。ＯＤＤ信号が低であるから、偶ＤＡＣ４０ａは変換位相ヘスイッチされており、出力ＭＵＸは、逐次比較レジスタ３０に帰還を与え、フリップフロップＦＦに出力を与えるために、偶ＤＡＣの比較器１０ａの出力をＸＯＲの出力に接続するように選択されている。奇ＤＡＣ４０ｂは取得またはサンプル位相にあり、奇ＤＡＣの比較器１０ｂはリセットまたはゼロにされている。また、微細ＤＡＣ４０ｃはリセットまたはゼロにされている。第４のクロック信号Ｔ４で、ＦＩＮＥ　ＺＥＲＯ信号は低になり、これにより、微細ＤＡＣ４０ｃにＴ５で始まる変換位相の用意をさせる。第７のクロック信号で、ＳＡＭＰＬＥ信号は低になり、これにより、奇ＤＡＣの比較器１０ｂのリセット状態と、奇ＤＡＣ４０ｂのキャパシタアレイ上のアナログ人力ＶＩＮの保持状態を終了させる。第８のクロック信号で、逐次比較レジスタはリセットされ、ＯＤＤ信号は高になって、偶ＤＡＣ４０ａの変換位相を終了させ、奇ＤＡＣ４０ｂの変換位相を開始させる。微細ＤＡＣ４０ｃはリセットされ、Ｓ　ＡＭＰ　Ｌ　Ｅは、偶ＤＡＣの比較器１０ａをリセットするとともに、このサイクルの間に偶ＤＡＣ４Ｑａのキャパシタアレイ上に新たな入力ＶＩＮの取得を開始する。

要約すれば、各サイクルまたは変換は、逐次比較レジスタのりセツティング、微細ＤＡＣ４０Ｃをリセッティング、および、２つの粗ＤＡＣのうちの一方の変換位相、他方の粗ＤＡＣの取得位相の開始で始まる。また、取得中のＤＡＣの比較器はリセットまたはゼロにされる。変換サイクルの終了前に、微細ＤＡＣは、取得位相を開始し、取得中のＤＡＣの比較器をリセッティングする。また、入力Ｖ　Ｉ　Ｎのサンプリングは終了される。共通の微細ＤＡＣ４０Ｃを２つの粗ＤＡＣ４０ａおよび４０ｂと組み合わせて用いることによって、２つの微細ＤＡＣを用いる場合に比して、電力消費とデッドスペース量が実質的に低減される。微細ＤＡＣのりセツティングは変換プロセスに重畳され、それ故、特別な分離したりセツティングおよび取得の時間は要求されることがない。粗ＤＡＣ４０ａおよび４０ｂは変換動作を交替するので、これらは入力信号をサンプルまたは取得するのに十分な時間以上のものを持つ。故に、一連の信号を変換するのに要する時間が実質的に減少される。

従来の２段または２工程のフラッシュ型アナログ−デジタル変換器が、第１の粗フラッシュ段５０と、デジタル−アナログ変換器段７０と、第２の微細フラッノユ段６０とを含んだ状態で、図６に示されている。アナログ入力信号ＶＩＮが第１の変換器段５０に供給され、基準信号ＶＲＥＦが第１および第２の変換器段５０．６０に供給される。第１段５０は、抵抗の列またはアレイ５２．複数の比較器５４および２進エンコーダ５６を含んでいる。２進エンコーダ５６は、比較器５４の状態の関数として、最大有効ビットのデジタル出力またはアナログ入力の比較を供給する。デジタル−アナログ変換器段７０は、上記抵抗列上の一対の点を決定するアナログマルチプレクサを含んでいる。そこでは、比較器５４は、１からゼロへ状態を変え、これらを入力ＶＲＥＦとして第２段のフラッシュ変換器６０に供給する。２つのフラッシュ変換器段の間で、他のタイプのデジタル−アナログ変換器が使用され得る。第２段のフラッシュ変換器６０は、複数の並列キャパシタアレイ６２と、２進エンコーダ６６に接続された比較器６４を含んでいる。

２進エンコーダ６６のデジタル出力信号はアナログ人力ＶＩＮの最小有効ビットである。出力回路が上記２つのフラッシュ変換器段の出力を結合する。

図６の２段フラッノユアナログーデジタル変換器への本発明の適用が図７に示されている。主な修正は、一対のフラッシュ変換器６０ａ、６０ｂが単一のフラッシュ変換器６０の代わりに設けられていることである。偶および奇のフラッシュ変換器６０ａ、６０ｂは、図２の変換器４０ａ、４０ｂで述べられたように、それぞれ交替で作動される。一方が変換位相にあるとき、他方は取得位相にある。

また、単一のデジタル−アナログ変換器７０を持つ単一の第１フラツンユ段５０は、切替わるフラッシュ段６０ａ、６０ｂとともに使用される。適当な制御信号が切り替えを生むために供給される。また、フラッシュ変換器６０ａ、６０ｂの出力にマルチプレクサが設けられ得る。

この発明は詳細に記述および図示されてきたけれども、同一のものは図示および例示のものに限られ、それが制限のように解釈されるべきでないのは明瞭に理解されるべきである。ＤＡＣ４０ａ、ｂ、ｃは容量性のアレイのように示されたが、抵抗性のアレイのような他のアレイが、いずれのまたは総てのＤＡＣに使用され得る。サンプル信号の低から高への遷移は、サイクルの開始から遅延され得る。

この発明の精神と分野は添付の請求の範囲の文言によってのみ限定されるべきである。

Claims

【特許請求の範囲】

１．アナログ入力信号を受け取るための入力手段と、入力アナログ信号に近似する逐次デジタル信号を供給するための逐次比較手段と、上記逐次デジタル信号を偶アナログ信号に変換するための偶変換器手段と、上記逐次デジタル信号を奇アナログ信号に変換するための奇変換器手段と、上記偶および奇アナログ信号を上記アナログ入力信号と比較して、上記逐次比較手段に結果を供給するための比較器手段と、デジタル出力信号を供給するための出力手段と、上記偶および奇変換器手段による変換を切り替えるように、上記逐次比較手段と上記偶および奇変換器手段とを制御するための制御手段を応えたことを特徴とするアナログーデジタル変換器。
２．請求項１に記載のアナログーデジタル変換器において、上記偶および奇変換器手段は各々取得位相と変換位相とを有し、かつ、上記制御手段は上記偶および奇変換器手段が反対の位相にあるように制御することを特徴とするアナログーデジタル変換器。
３．請求項２に記載のアナログーデジタル変換器において、上記偶および奇変換器手段は各々キャパシタアレイを含むことを特徴とするアナログーデジタル変換器。
４．請求項２に記載のアナログーデジタル変換器において、上記偶および奇変換器手段は各々、スイッチで切り替えされるキャバシタ，再分布アレイを有することを特徴とするアナログーデジタル変換器。
５．請求項２に記載のアナログーデジタル変換器において、上記比較器手段は、上記偶アナログ信号を上記アナログ入力信号と比較するための偶比較器手段と、上記奇アナログ信号を上記アナログ入力信号と比較するための奇比較器手段とを有することを特徴とするアナログーデジタル変換器。
６．請求項５に記載のアナログーデジタル変換器において、上記制御手段は、取得中の変換器手段の比較器のリセッティングを他方の比較器手段の変換位相の開始と同時に開始し、かつ、取得中の変換器手段の比較器のリセッティングを他方の変換器手段の変換位相の終了前に終了することを特徴とするアナログーデジタル変換器。
７．請求項２に記載のアナログーデジタル変換器において、上記偶および奇変換器手段は各々、分離した粗デジタル−アナログ変換器と、共通の微細デジタルーアナログ変換器とを有することを特徴とするアナログーデジタル変換器。
８．請求項７に記載のアナログーデジタル変換器において、上記制御手段は、上記粗デジタル−アナログ変換器の各々の変換位相の開始部分の間、上記微細デジタル−アナログ変換器をリセットすることを特徴とするアナログーデジタル変換器。
９．請求項１に記載のアナログーデジタル変換器において、上記比較器手段は、上記偶アナログ信号を上記アナログ入力信号と比較するための偶比較器手段と、上記奇アナログ信号を上記アナログ入力信号と比較するための奇比較器手段とを有することを特徴とするアナログーデジタル変換器。
１０．請求項９に記載のアナログーデジタル変換器において、上記制御手段は、取得中の変換器手段の比較器のリセッティングを他方の変換器手段の変換位相の開始と同時に開始し、かつ、取得中の変換器手段の比較器のリセッティングを他方の変換器手段の変換位相の終了前に終了することを特徴とするアナログーデジタル変換器。
１１．請求項１に記載のアナログーデジタル変換器において、上記偶および奇変換器手段は各々、分離した粗デジタル−アナログ変換器と、共通の微細デジタル −アナログ変換器とを有することを特徴とするアナログーデジタル変換器。
１２．請求項１１に記載のアナログーデジタル変換器において、上記制御手段は、上記粗デジタル−アナログ変換器の各々の変換位相の開始部分の間、上記微細デジタル−アナログ変換器をリセットすることを特徴とするアナログーデジタル変換器。
１３．請求項１２に記載のアナログーデジタル変換器において、上記制御手段は、上記変換器手段の一方の取得位相を他方の変換器手段の変換位相の開始と同時に開始し、かつ、一方の変換器手段の取得位相を他方の変換器手段の変換位相の終了前に終了することを特徴とするアナログーデジタル変換器。
１４．アナログ入力信号を受け取るための入力手段と、入力アナログ信号に近似するデジタル信号を供給するためのアナログーデジタル手段と、上記デジタル信号を偶アナログ信号に変換するための粗デジタル−アナログ変換器および共通微細デジタル−アナログ変換器を有する偶変換器手段と、上記デジタル信号を奇アナログ信号に変換するための粗デジタル−アナログ変換器および上記共通微細デジタル−アナログ変換器を有する奇変換器手段と、上記偶および奇アナログ信号を上記アナログ入力信号と比較して、上記アナログーデジタル手段に結果を供給するための比較器手段と、デジタル出力信号を供給するための出力手段と、上記偶および奇変換器手段による変換を切り替えるように、上記アナログーデジタル手段と上記偶および奇変換器手段とを制御するための制御手段を備えたことを特徴とするアナログーデジタル変換器。
１５．請求項１４に記載のアナログーデジタル変換器において、上記比較器手段は、上記偶アナログ信号を上記アナログ入力信号と比較するための偶比較器手段と、上記奇アナログ信号を上記アナログ入力信号と比較するための奇比較器手段とを有することを特徴とするアナログーデジタル変換器。
１６．請求項１５に記載のアナログーデジタル変換器において、上記制御手段は、取得中の変換器手段の比較器のリセッティングを他方の変換器手段の変換位相の開始と同時に開始し、かつ、取得中の変換器手段の比較器のリセッティングを他方の変換器手段の変換位相の終了前に終了することを特徴とするアナログーデジタル変換器。
１７．請求項１５に記載のアナログーデジタル変換器において、上記制御手段は、上記粗デジタル−アナログ変換器の各々の変換位相の開始部分の間、上記微細デジタル−アナログ変換器をリセットすることを特徴とするアナログーデジタル変換器。
１８．アナログ入力信号を受け取るための入力手段と、入力アナログ信号に近似するデジタル信号を供給するためのアナログーデジタル手段と、上記近似するデジタル信号を、近似するアナログ信号に変換するデジタル−アナログ手段と、上記近似するアナログ信号を偶デジタル信号に変換するための偶変換器手段と、上記近似するアナログ信号を奇デジタル信号に変換するための奇変換器手段と、上記近似するデジタル信号と上記偶または奇デジタル信号のいずれかとの組み合わせとして、デジタル出力信号を供給するための出力手段と、上記偶および奇変換器手段による変換を切り替えるように、上記アナログーデジタル手段と、上記デジタル−アナログ手段と、上記偶および奇変換器手段とを制御するための制御手段を備えたことを特徴とするアナログーデジタル変換器。
１９．請求項１８に記載のアナログーデジタル変換器において、上記アナログーデジタル手段と、上記偶および奇変換器手段とが、フラッシュ型アナログーデジタル変換器であることを特徴とするアナログーデジタル変換器。
２０．請求項１９に記載のアナログーデジタル変換器において、上記アナログーデジタル手段は抵抗アレイを含み、かつ、上記偶および奇変換器手段はキャパシタアレイを含むことを特徴とするアナログーデジタル変換器。
２１．請求項１８に記載のアナログーデジタル変換器において、上記アナログーデジタル手段は抵抗アレイを含み、かつ、上記デジタル−アナログ手段は、上記抵抗アレイに接続され、上記抵抗アレイから上記近似するデジタル信号の関数としてアナログ値を選択するためのアナログマルチプレクサを有することを特徴とするアナログーデジタル変換器。