CN115085733A - 具备暂停转换功能的模数转换器装置以及其操作方法 - Google Patents

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CN115085733A CN202110263454.8A CN202110263454A CN115085733A CN 115085733 A CN115085733 A CN 115085733A CN 202110263454 A CN202110263454 A CN 202110263454A CN 115085733 A CN115085733 A CN 115085733A
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Abstract

本发明公开了一种具备暂停转换功能的模数转换器(简称ADC)装置以及其操作方法。所述ADC装置包含：一交错时钟控制器，用来依据一主时钟信号产生一第一时钟信号及一第二时钟信号；以及一多ADC电路，耦接至所述交错时钟控制器，用来进行模数转换。所述多ADC电路包含一第一ADC及一第二ADC，其中所述第一ADC依据所述第一时钟信号来进行采样及转换操作，以及所述第二ADC依据所述第二时钟信号来进行采样及转换操作。基于所述第一时钟信号及所述第二时钟信号的时序控制，当所述第一ADC及所述第二ADC中的任何ADC正在进行一采样操作时，所述第一ADC及所述第二ADC中的另一个ADC暂停转换。本发明的ADC装置能达到极佳的整体效能。另外，本发明能达到低成本、高速度等目标。

Description

具备暂停转换功能的模数转换器装置以及其操作方法
技术领域
本发明涉及模数转换器(analog-to-digital converter，简称ADC)，尤其涉及一种具备暂停转换功能的ADC装置以及其操作方法。
背景技术
在各种ADC中，逐次逼近寄存器(successive approximation register，简称SAR)ADC的操作速度比增量积分(delta-sigma)ADC的操作速度快，但比流水线(pipeline)ADC的操作速度慢。SAR ADC能使电路架构的功耗变得更低并且使电路架构的尺寸变得更紧凑。依据相关技术，交错(interleaving)控制能提高SAR ADC电路架构的整体操作速度以减少SARADC电路架构和流水线ADC电路架构之间的速度差距。然而，交错控制有一个棘手的问题。在基于交错控制的SAR ADC电路架构中，正在进行转换操作的一个ADC所采用的一共同参考电压(common reference voltage)会受到正在进行采样操作的另一个ADC的干扰。举例来说，如果在主时钟(master clock)的一半周期内上述干扰还没有消失，则当前转换的比特(bit；也可称为“位”)可能是错误的，这可能导致ADC的对比特决策很敏感的输出代码(output code)有差分非线性(differential non-linearity，简称DNL)问题。解决这个问题的传统方法可包含：
(1)降低参考引脚电感，这典型地使整体成本变得非常高或使封装受限；
(2)降低时钟频率，这和使用交错来加快速度的目标冲突，且因此不合理；
(3)使用电阻电容(resistor-capacitor，简称RC)滤波器来隔离ADC的参考电压，这典型地使电源电压降(current-resistance drop，可简称“IR降”)或整体成本变得不可接受；以及
(4)如果参考电压产生器在芯片上，则提高响应速度，这典型地使整个电路架构变得非常耗电；
其中，上列传统方法会带来其各自的副作用。因此，需要一种低成本的解决方案来解决上述DNL问题。
发明内容
本发明的一目的在于公开一种具备暂停转换功能的ADC装置以及其操作方法，以解决上述问题。
本发明的另一目的在于公开一种具备暂停转换功能的ADC装置以及其操作方法，以在没有副作用或较不可能带来副作用的状况下达到电子装置的优化(optimal)效能。
本发明的至少一实施例公开一种具备暂停转换功能的ADC装置，包含：一交错时钟控制器，用来依据一主时钟信号产生一第一时钟信号及一第二时钟信号，其中所述第一时钟信号及所述第二时钟信号在至少一时间点彼此不同；以及一多ADC电路(multi-ADCcircuit)，耦接至所述交错时钟控制器，用来进行模数转换。所述多ADC电路包含一第一ADC及一第二ADC，其中所述第一ADC依据所述第一时钟信号来进行采样(sampling)及转换(conversion)操作，以及所述第二ADC依据所述第二时钟信号来进行采样及转换操作。基于所述第一时钟信号及所述第二时钟信号的时序控制(timing control)，当所述第一ADC及所述第二ADC中的任何ADC正在进行一采样操作时，所述第一ADC及所述第二ADC中的另一个ADC暂停(suspend)转换。
本发明的至少一实施例公开一种具备暂停转换功能的ADC装置的操作方法。所述操作方法可包含：利用所述ADC装置中的一交错时钟控制器依据一主时钟信号产生一第一时钟信号及一第二时钟信号，其中所述第一时钟信号及所述第二时钟信号在至少一时间点彼此不同；以及利用所述ADC装置中的一多ADC电路来进行模数转换，其中所述多ADC电路中的一第一ADC依据所述第一时钟信号来进行采样及转换操作，以及所述多ADC电路中的一第二ADC依据所述第二时钟信号来进行采样及转换操作；其中，基于所述第一时钟信号及所述第二时钟信号的时序控制，当所述第一ADC及所述第二ADC中的任何ADC正在进行一采样操作时，所述第一ADC及所述第二ADC中的另一个ADC暂停任何转换操作。
依据某些实施例，所述第一时钟信号及所述第二时钟信号中的每一时钟信号是通过修改所述主时钟信号来取得的修改后的时钟信号。
相较于传统架构，本发明的具备暂停转换功能的ADC装置能在没有副作用或较不可能带来副作用的状况下达到极佳的整体效能。另外，依据本发明的实施例来实施能达到低成本、高速度等目标。
附图说明
图1为依据本发明一实施例的一种具备暂停转换功能的ADC装置的示意图。
图2依据本发明一实施例绘示在图1所示的双ADC电路的SAR ADC电路架构的示意图。
图3依据本发明一实施例绘示在图1所示的双ADC电路的某些实施细节。
图4在其下半部依据本发明一实施例绘示在图1所示的ADC装置的所述暂停转换功能，其中为了便于理解，图4在其上半部绘示暂时地禁用(disable)所述暂停转换功能的情况。
图5绘示图4上半部所示的情况的示例。
图6绘示图4下半部所示的情况的示例。
图7依据本发明一实施例绘示在图1所示的ADC装置的操作方法的流程图。
其中，附图标记说明如下：
100 ADC装置
110 交错时钟控制器
111 逻辑电路
120 双ADC电路
121、122 ADC
CLK0 主时钟信号
CLK1、CLK2 修改后的时钟信号
TGR_SAMP1、TGR_SAMP2 触发采样信号
VREF 参考电压
VIN 模拟输入信号
EOC、EOC’ 数字输出信号
DN-1、DN-2、...、D2、D1、D0、 比特
DN-1'、DN-2'、...、D2'、D1'、D0'
VP、VN 参考电压
S1、S2、S3、S4、S5、 开关
S6、S7、S8、S9、S10、
S11、S12、S13、Sa、Sb、
S1’、S2’、S3’、S4’、S5’、
S6’、S7’、S8’、S9’、S10’、
S11’、S12’、S13’、Sa’、Sb’
C、C/2、C/4、C/8、C/16、 电容值
C/32、C/64、C/128、C/256、
C/512、C/1024、C/2048
ADC_DATA、ADC_DATA’ ADC数据
D、CLK、CLR、PRQ 端子
ADC1、ADC2 ADC
b11、b10、b9、b8、b7、b6、 比特
b5、b4、b3、b2、b1、b0
ΔT 预定时间长度
710、712、714、716、718 步骤
具体实施方式
图1为依据本发明一实施例的一种具备暂停转换功能的ADC装置100的示意图。ADC装置100可包含一交错时钟控制器110，以及耦接至交错时钟控制器110的多ADC电路，诸如双ADC电路(dual ADC circuit)120。为了便于理解，所述多ADC电路可包含共享至少一参考电压诸如一参考电压VREF且共享一模拟输入信号(analoginput signal)VIN的多个ADC诸如多个SAR ADC，其中所述多个ADC的数量X可以是大于或等于二(例如：符号“X”可代表正整数，且X≥2)。举例来说，在所述多个ADC当中只有两个ADC的情况下(例如：X＝2)，所述多ADC电路可被绘示成图1所示的双ADC电路120，尤其，所述多ADC电路诸如双ADC电路120可包含共享上述至少一参考电压诸如参考电压VREF且共享模拟输入信号VIN的ADC 121及122，如图1所示，但本发明不限于此。依据某些实施例，所述多ADC电路可包含三个或更多个ADC(例如：X>2)。另外，由于交错时钟控制器110可通过逻辑电路等方式来实施，所以交错时钟控制器110可被绘示成包含逻辑电路111。举例来说，逻辑电路111可包含逻辑门、延迟单元等，但本发明不限于此。
如图1所示，交错时钟控制器110(例如：其内的逻辑电路111)可依据一主时钟信号CLK0产生一第一时钟信号及一第二时钟信号，尤其，修改主时钟信号CLK0以产生一修改后的时钟信号CLK1以作为所述第一时钟信号，以及修改主时钟信号CLK0以产生一修改后的时钟信号CLK2以作为所述第二时钟信号，其中所述第一时钟信号诸如修改后的时钟信号CLK1以及所述第二时钟信号诸如修改后的时钟信号CLK2在至少一时间点(例如：一或多个时间点)彼此不同。另外，所述多ADC电路诸如双ADC电路120可进行模数转换，其中ADC 121依据所述第一时钟信号诸如修改后的时钟信号CLK1来进行采样及转换操作，以及ADC 122依据所述第二时钟信号诸如修改后的时钟信号CLK2来进行采样及转换操作。由于ADC 121及122分别接收及参考不同的时钟信号诸如修改后的时钟信号CLK1及CLK2(而非相同的时钟信号诸如主时钟信号CLK0)以进行模数转换，所以交错时钟控制器110(例如：其内的逻辑电路111)可同时扮演其本身的原本的角色(例如：传输至少一时钟信号至所述多个ADC诸如ADC121及122的角色)以及一第一额外的角色(例如：针对所述暂停转换功能的控制器的角色)，尤其，可通过分别携带(carry)额外控制信息的修改后的时钟信号CLK1及CLK2来对ADC 121及122进行额外的控制诸如针对所述暂停转换功能的控制。
针对所述第一额外的角色，交错时钟控制器110(例如：其内的逻辑电路111)可依据触发采样信号TGR_SAMP2修改主时钟信号CLK0以产生修改后的时钟信号CLK1，使修改后的时钟信号CLK1携带其额外控制信息诸如ADC121的暂停转换控制信息，且可依据触发采样信号TGR_SAMP1修改主时钟信号CLK0以产生修改后的时钟信号CLK2，使修改后的时钟信号CLK2携带其额外控制信息诸如ADC 122的暂停转换控制信息，其中触发采样信号TGR_SAMP1及TGR_SAMP2可分别被配置成触发ADC 121及122的采样操作，且可由位于交错时钟控制器110以外的一信号转换电路所产生，但本发明不限于此。
基于所述第一时钟信号诸如修改后的时钟信号CLK1及所述第二时钟信号诸如修改后的时钟信号CLK2的时序控制，当ADC 121及122中的任何ADC正在进行一采样操作时，ADC 121及122中的另一个ADC可暂停转换。相较于传统架构，本发明的ADC装置100能控制所述另一个ADC以暂停转换，以在没有副作用或较不可能带来副作用的状况下达到极佳的整体效能，其中，本发明能达到低成本、高速度等目标。
依据某些实施例，所述信号转换电路可被集成至(integratedinto)交错时钟控制器110以内。在这个情况下，交错时钟控制器110(例如：其内的逻辑电路111)可同时扮演所述原本的角色、所述第一额外的角色以及一第二额外的角色(例如：用来触发ADC 121及122的采样操作的控制器的角色)，且触发采样信号TGR_SAMP1及TGR_SAMP2可变成交错时钟控制器110的内部信号。
依据某些实施例，不论所述信号转换电路是否被集成至交错时钟控制器110以内，所述信号转换电路可通过逻辑电路等方式来实施，尤其，可包含分频器、逻辑门等。举例来说，所述信号转换电路可利用所述分频器对主时钟信号CLK0进行分频、及/或利用所述逻辑门进行逻辑控制，以产生分别携带对准于某些预定采样时间的脉冲的X个触发采样信号诸如触发采样信号TGR_SAMP1及TGR_SAMP2以及分别携带对准于某些预定转换时间的脉冲的X个触发转换信号，以供控制所述多个ADC诸如ADC 121及122的各自的采样及转换操作，使所述多个ADC诸如ADC 121及122以交错的方式进行采样及转换操作来完成所述模数转换，但本发明不限于此。
图2依据本发明一实施例绘示在图1所示的双ADC电路120的SAR ADC电路架构的示意图。举例来说，ADC 121及122中的每一ADC可以是SAR ADC，尤其，可包含一SAR电路、一数模转换器(digital-to-analog converter，简称DAC)、一采样保持(sample and hold，S/H)电路(在图2中标示为“S/H”以求简明)以及一比较器(在图2中标示为“CMP”以求简明)。所述SAR电路可包含多个寄存器以分别暂时地储存多个比特。
于ADC 121及122中的某一个ADC(例如：所述任何ADC或所述另一个ADC)当中，采样保持电路可在一采样阶段的期间采样模拟输入信号VIN的一电压电平以保持这个电压电平作为一稳定的电压，以允许比较器在一转换阶段的期间将这个电压电平和一已知的电压进行比较。这个已知的电压是由DAC所提供，而DAC是由上述至少一参考电压诸如参考电压VREF来供电。DAC的一数字输入诸如一暂时的数字字码(digital word)可包含由SAR电路所产生及输出的一组比特(例如：ADC 121中的一组比特DN-1、DN-2、...、D2、D1及D0，或ADC122中的一组比特DN-1'、DN-2'、...、D2'、D1'及D0')。基于逐次逼近原理(successive approximationprinciple)，SAR电路可依据比较器的一比较结果来产生这个数字输入诸如这个暂时的数字字码。SAR电路最初可产生对应于一一半电压(half-voltage)范围(例如：(1/2)VREF)的数字字码。如果来自比较器的比较结果等于零(这可指出VIN<(1/2)VREF)，则SAR电路于下一步中可产生对应于进一步缩小的电压范围(例如：(1/4)VREF)的数字字码。在逐次逼近的每一步中，SAR电路可依据取自比较器的最新的比较结果来加上或减去2n权重以产生最新的数字字码(例如：符号“n”可代表一正整数，且可对应于所述逐次逼近的步数)。在N步以后，SAR电路可产生最终的数字字码以作为这个ADC的一数字输出(例如：ADC 121中的一数字输出信号EOC，或ADC 122中的一数字输出信号EOC')。由于所述逐次逼近原理是SAR ADC领域技术人员所已知，所以相关细节在此予以省略。
图3依据本发明一实施例绘示在图1所示的双ADC电路120的某些实施细节。ADC121及122的电路架构可彼此相同或相似。为了便于理解，ADC 121及122中的每一ADC的数字输出的比特数N可等于12，但本发明不限于此。
如图3上半部所示，ADC 121可包含分别具有电容值C、C/2、C/4、C/8、C/16、C/32、C/64、C/128、C/256、C/512、C/1024、C/2048及C/2048的多个电容器以及对应于这些电容器的多个开关S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12及S13，且可包含分别用来切换一较上方导线及一较下方导线的多个开关Sa及Sb、用来作为比较器的一放大器(在图3中标示为“A”以求简明)以及具有多个端子D、CLK、CLR及PRQ的一触发器(Flip-flop，FF)，其中这个触发器输出ADC数据ADC_DATA，其可作为图2所示的数字输出信号EOC的示例。
如图3下半部所示，ADC 122可包含分别具有电容值C、C/2、C/4、C/8、C/16、C/32、C/64、C/128、C/256、C/512、C/1024、C/2048及C/2048的多个电容器以及对应于这些电容器的多个开关S1’、S2’、S3’、S4’、S5’、S6’、S7’、S8’、S9’、S10’、S11’、S12’及S13’，且可包含分别用来切换一较上方导线及一较下方导线的多个开关Sa’及Sb’、用来作为比较器的一放大器(在图3中标示为“A”以求简明)以及具有多个端子D、CLK、CLR及PRQ的一触发器，其中这个触发器输出ADC数据ADC_DATA’，其可作为图2所示的数字输出信号EOC’的示例。
ADC 121及122可共享上述至少一参考电压诸如参考电压VP及VN。参考电压VP及VN可分别代表一转换电压范围的最大电压及最小电压。举例来说，ADC 121及122可分别接收参考电压VREF以及一接地电压以作为参考电压VP及VN，但本发明不限于此。SAR ADC领域技术人员在取得以上实施例的教导后应可理解图3所示电路架构的操作方法。为了简明起见，相关细节在此予以省略。
图4在其下半部依据本发明一实施例绘示在图1所示的ADC装置100的所述暂停转换功能，其中为了便于理解，图4在其上半部绘示暂时地禁用(disable)所述暂停转换功能的情况。所述多个ADC中的两个ADC ADC1及ADC2可分别代表ADC 121及122，但本发明不限于此。举例来说，这两个ADC ADC1及ADC2可分别代表ADC 122及121。图4指出这两个ADC ADC1及ADC2的各种状态，诸如采样状态、转换状态及暂停转换状态(在图4中分别标示为“采样”、“转换”及“暂停转换”以求简明)。
针对图4上半部所示的情况，由于这两个ADC ADC1及ADC2共享上述至少一参考电压诸如参考电压VREF，所以正在进行采样的ADC所产生的噪声可能干扰正在进行转换的ADC。当ADC ADC2正在进行采样时，ADC ADC2所产生的噪声可能干扰正在进行转换的ADC ADC1，这可能使ADC ADC1的数字输出中出现错误。当ADC ADC1正在进行采样时，ADC ADC1所产生的噪声可能干扰正在进行转换的ADC ADC2，这可能使ADC ADC2的数字输出中出现错误。
针对图4下半部所示的情况，在交错时钟控制器110(例如：其内的逻辑电路111)的控制下，所述第一时钟信号诸如修改后的时钟信号CLK1及所述第二时钟信号诸如修改后的时钟信号CLK2中的每一时钟信号可具有多个暂停时间区间(例如：对应于上述暂停转换状态的时间区间)，以控制所述另一个ADC在所述任何ADC正在进行所述采样操作时暂停所述任何转换操作，尤其，所述多个暂停时间区间是周期性的暂停时间区间。
图5绘示图4上半部所示的情况的示例，而图6绘示图4下半部所示的情况的示例。为了便于理解，这两个ADC ADC1及ADC2中的任一个ADC的数字输出可包含N比特诸如比特b11、b10、b9、b8、b7、b6、b5、b4、b3、b2、b1及b0。另外，假设1T可代表主时钟信号CLK0的周期，所以1.5T、2T、2.5T、...、12.5T、...、14.5T等可分别代表主时钟信号CLK0的周期1T的1.5倍、2倍、2.5倍、...、12.5倍、...、14.5倍等。此外，在上述任一个ADC进行转换的期间，这个ADC可在某一半周期(例如：正的半周期，所述正的半周期对应于这个ADC所接收的时钟信号的高电压电平)中等待DAC安顿(DACsettling)，就是其内的DAC的安顿，且在这个半周期结束以前完成DAC安顿，并且可于紧接在这个半周期以后的下一半周期(例如：负的半周期，所述负的半周期对应于这个ADC所接收的时钟信号的低电压电平)中进行比较器决定，尤其，取得其内的比较器的输出作为一对应的比特，以完成所述对应的比特的比特决定(bitdecision)。比特b11可以作为所述对应的比特的示例，但本发明不限于此。所述N比特中的其余的比特的任一比特，诸如比特b10、b9、b8、b7、b6、b5、b4、b3、b2、b1及b0，可以作为所述对应的比特的示例。
如图5所示，在暂时地禁用所述暂停转换功能的情况下，交错时钟控制器110可直接以主时钟信号CLK0代替修改后的时钟信号CLK1及CLK2，以供这两个ADC ADC1及ADC2使用。当ADC ADC2正在进行采样时，ADC ADC2所产生的噪声会干扰正在进行转换的ADC ADC1，使ADC ADC1的数字输出中出现错误(在图5中标示为“！”以便于理解)。当ADC ADC1正在进行采样时，ADC ADC1所产生的噪声会干扰正在进行转换的ADC ADC2，使ADC ADC2的数字输出中出现错误(在图5中标示为“！”以便于理解)。
如图6所示，所述多个暂停时间区间中的每一暂停时间区间的长度可等于一预定时间长度ΔT。一般而言，预定时间长度ΔT可以是主时钟信号CLK0的周期1T的至少两倍(例如：2倍、3倍、4倍等)。在图6所示的示例中，预定时间长度ΔT是主时钟信号CLK0的周期1T的两倍，也就是说，ΔT＝2T。另外，交错时钟控制器110(例如：其内的逻辑电路111)可轮流地延迟所述第一时钟信号诸如修改后的时钟信号CLK1及所述第二时钟信号诸如修改后的时钟信号CLK2，以控制所述另一个ADC在所述任何ADC正在进行所述采样操作时暂停所述任何转换操作，但本发明不限于此。举例来说，交错时钟控制器110(例如：其内的逻辑电路111)可轮流地锁定(l ock)所述第一时钟信号的电压电平及所述第二时钟信号的电压电平，以控制所述另一个ADC在所述任何ADC正在进行所述采样操作时暂停所述任何转换操作。
在交错时钟控制器110(例如：其内的逻辑电路111)的控制下，修改后的时钟信号CLK1具有多个第一暂停时间区间(例如：修改后的时钟信号CLK1中的标示了预定时间长度ΔT的暂停时间区间)，以及第二修改后的时钟信号CLK2具有多个第二暂停时间区间(例如：修改后的时钟信号CLK2中的标示了预定时间长度ΔT的暂停时间区间)，其中所述多个第一暂停时间区间及所述多个第二暂停时间区间彼此不同。尤其，所述多个第一暂停时间区间及所述多个第二暂停时间区间彼此交错。
图7依据本发明一实施例绘示在图1所示的ADC装置100的操作方法的流程图。
在步骤710中，交错时钟控制器110(例如：其内的逻辑电路111)可控制双ADC电路120中的第一ADC(例如：ADC ADC1诸如ADC 121)进行采样操作。
在步骤712中，交错时钟控制器110(例如：其内的逻辑电路111)可控制双ADC电路120中的第一ADC(例如：ADC ADC1诸如ADC 121)进行转换操作。
在步骤714中，交错时钟控制器110(例如：其内的逻辑电路111)可检查双ADC电路120中的第二ADC(例如：ADC ADC2诸如ADC 122)是否开始采样。如果是，进入步骤716，如果否，重新进入步骤714。
在步骤716中，交错时钟控制器110(例如：其内的逻辑电路111)可暂停双ADC电路120中的第一ADC(例如：ADC ADC1诸如ADC 121)的转换操作，例如，通过将其时钟延迟ΔT；较佳地，ΔT＝2T。
在步骤718中，交错时钟控制器110(例如：其内的逻辑电路111)可恢复双ADC电路120中的第一ADC(例如：ADC ADC1诸如ADC 121)的转换操作。
为了便于理解，ADC 121及122可分别作为本实施例的第一ADC(例如：ADC ADC1)及第二ADC(例如：ADC ADC2)的示例，但本发明不限于此。ADC121及122可分别作为本实施例的第二ADC(例如：ADC ADC2)及第一ADC(例如：ADC ADC1)的示例。为了简明起见，在本实施例中类似的内容在此不重复赘述。
另外，所述操作方法可用图7所示的工作流程来说明，但本发明不限于此。依据某些实施例，一个或多个步骤可在图7所示的工作流程中增加、删除或修改。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种具备暂停转换功能的模数转换器装置，其特征在于，包含：
一交错时钟控制器，用来依据一主时钟信号产生一第一时钟信号及一第二时钟信号，其中所述第一时钟信号及所述第二时钟信号在至少一时间点彼此不同；以及
一多模数转换器电路，耦接至所述交错时钟控制器，用来进行模数转换，其中所述多模数转换器电路包含：
一第一模数转换器，其中所述第一模数转换器依据所述第一时钟信号来进行采样及转换操作；以及
一第二模数转换器，其中所述第二模数转换器依据所述第二时钟信号来进行采样及转换操作；
其中，基于所述第一时钟信号及所述第二时钟信号的时序控制，当所述第一模数转换器及所述第二模数转换器中的任何模数转换器正在进行一采样操作时，所述第一模数转换器及所述第二模数转换器中的另一个模数转换器暂停任何转换操作。
2.如权利要求1所述的模数转换器装置，其特征在于，所述第一模数转换器及所述第二模数转换器中的每一模数转换器是逐次逼近寄存器模数转换器。
3.如权利要求1所述的模数转换器装置，其特征在于，所述第一时钟信号及所述第二时钟信号中的每一时钟信号具有多个暂停时间区间，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
4.如权利要求3所述的模数转换器装置，其特征在于，所述多个暂停时间区间是周期性的暂停时间区间。
5.如权利要求3所述的模数转换器装置，其特征在于，所述多个暂停时间区间中的每一暂停时间区间的长度等于一预定时间长度。
6.如权利要求5所述的模数转换器装置，其特征在于，所述预定时间长度是所述主时钟信号的周期的至少两倍。
7.如权利要求1所述的模数转换器装置，其特征在于，所述交错时钟控制器轮流地延迟所述第一时钟信号及所述第二时钟信号，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
8.如权利要求1所述的模数转换器装置，其特征在于，所述交错时钟控制器轮流地锁定所述第一时钟信号的电压电平及所述第二时钟信号的电压电平，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
9.如权利要求1所述的模数转换器装置，其特征在于，所述交错时钟控制器还包含：
逻辑电路，用来修改所述主时钟信号以产生一第一修改后的时钟信号以作为所述第一时钟信号，以及修改所述主时钟信号以产生一第二修改后的时钟信号以作为所述第二时钟信号。
10.如权利要求9所述的模数转换器装置，其特征在于，所述第一修改后的时钟信号具有多个第一暂停时间区间，以及所述第二修改后的时钟信号具有多个第二暂停时间区间，其中所述多个第一暂停时间区间及所述多个第二暂停时间区间彼此不同。
11.如权利要求10所述的模数转换器装置，其特征在于，所述多个第一暂停时间区间及所述多个第二暂停时间区间彼此交错。
12.如权利要求1所述的模数转换器装置，其特征在于，所述第一时钟信号及所述第二时钟信号中的每一时钟信号是通过修改所述主时钟信号来取得的修改后的时钟信号。
13.一种具备暂停转换功能的模数转换器装置的操作方法，其特征在于，包含：
利用所述模数转换器装置中的一交错时钟控制器依据一主时钟信号产生一第一时钟信号及一第二时钟信号，其中所述第一时钟信号及所述第二时钟信号在至少一时间点彼此不同；以及
利用所述模数转换器装置中的一多模数转换器电路来进行模数转换，其中所述多模数转换器电路中的一第一模数转换器依据所述第一时钟信号来进行采样及转换操作，以及所述多模数转换器电路中的一第二模数转换器依据所述第二时钟信号来进行采样及转换操作；
其中，基于所述第一时钟信号及所述第二时钟信号的时序控制，当所述第一模数转换器及所述第二模数转换器中的任何模数转换器正在进行一采样操作时，所述第一模数转换器及所述第二模数转换器中的另一个模数转换器暂停任何转换操作。
14.如权利要求13所述的操作方法，其特征在于，所述第一模数转换器及所述第二模数转换器中的每一模数转换器是逐次逼近寄存器模数转换器。
15.如权利要求13所述的操作方法，其特征在于，所述第一时钟信号及所述第二时钟信号中的每一时钟信号具有多个暂停时间区间，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
16.如权利要求15所述的操作方法，其特征在于，所述多个暂停时间区间是周期性的暂停时间区间。
17.如权利要求15所述的操作方法，其特征在于，所述多个暂停时间区间中的每一暂停时间区间的长度等于一预定时间长度。
18.如权利要求17所述的操作方法，其特征在于，所述预定时间长度是所述主时钟信号的周期的至少两倍。
19.如权利要求13所述的操作方法，其特征在于，所述交错时钟控制器轮流地延迟所述第一时钟信号及所述第二时钟信号，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
20.如权利要求13所述的操作方法，其特征在于，所述交错时钟控制器轮流地锁定所述第一时钟信号的电压电平及所述第二时钟信号的电压电平，以控制所述另一个模数转换器在所述任何模数转换器正在进行所述采样操作时暂停所述任何转换操作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138319A (en) * 1990-08-30 1992-08-11 Harris Corporation Two stage a/d converter utilizing dual multiplexed converters with a common converter
US6518907B2 (en) * 2000-11-27 2003-02-11 Micron Technology, Inc. System with high-speed A/D converter using multiple successive approximation cells
JP3745962B2 (ja) * 2001-01-24 2006-02-15 株式会社アドバンテスト インターリーブａｄ変換方式波形ディジタイザ装置、及び試験装置
JP6252303B2 (ja) * 2014-03-28 2017-12-27 株式会社デンソー Ａ／ｄ変換装置
TWI644519B (zh) * 2018-05-18 2018-12-11 創意電子股份有限公司 類比數位轉換器裝置與待測訊號產生方法
US10720936B1 (en) * 2019-07-22 2020-07-21 eTopus Technology Inc. ADC reconfiguration for different data rates

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