JP2844617B2 - Ｃアレー型ａ／ｄコンバータ - Google Patents
Ｃアレー型ａ／ｄコンバータInfo
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- JP2844617B2 JP2844617B2 JP63275457A JP27545788A JP2844617B2 JP 2844617 B2 JP2844617 B2 JP 2844617B2 JP 63275457 A JP63275457 A JP 63275457A JP 27545788 A JP27545788 A JP 27545788A JP 2844617 B2 JP2844617 B2 JP 2844617B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、A/Dコンバータに関し、更に詳述するなら
ば、スイッチドキャパシタ型のA/Dコンバータに関す
る。
ば、スイッチドキャパシタ型のA/Dコンバータに関す
る。
従来の技術 従来、ｎビットＣアレー型A/Dコンバータでは、第７
図に示すように、ｎビット分のコンデンサアレー（Ｃア
レー）を使用している。第７図において、コンデンサア
レーが、一端が共通接続されたコンデンサC1〜Cn+1で構
成されている。コンデンサC1〜Cn+1の共通接続端子は、
コンパレータ２の一方の入力に接続されており、そのコ
ンパレータ２の他方の入力は、基準電圧端子５に接続さ
れている。そして、コンパレータ２の出力は、コンパレ
ータ出力端子７に接続されている。
図に示すように、ｎビット分のコンデンサアレー（Ｃア
レー）を使用している。第７図において、コンデンサア
レーが、一端が共通接続されたコンデンサC1〜Cn+1で構
成されている。コンデンサC1〜Cn+1の共通接続端子は、
コンパレータ２の一方の入力に接続されており、そのコ
ンパレータ２の他方の入力は、基準電圧端子５に接続さ
れている。そして、コンパレータ２の出力は、コンパレ
ータ出力端子７に接続されている。
更に、スイッチSW1〜SWn+2が設けられており、その内
のスイッチSW1は、その固定端子が、コンパレータ２の
一方の入力に接続されており、一方の被選択端子が、基
準電圧端子５に接続されている。スイッチSW2〜SW
n+1は、固定端子が、対応するコンデンサC2〜Cn+1の他
方の端子に接続され、一方の被選択端子が、基準電圧端
子５に接続されている。更に、スイッチSW2〜SWnの他方
の被選択端子は、アナロググランド端子６に接続されて
いる。
のスイッチSW1は、その固定端子が、コンパレータ２の
一方の入力に接続されており、一方の被選択端子が、基
準電圧端子５に接続されている。スイッチSW2〜SW
n+1は、固定端子が、対応するコンデンサC2〜Cn+1の他
方の端子に接続され、一方の被選択端子が、基準電圧端
子５に接続されている。更に、スイッチSW2〜SWnの他方
の被選択端子は、アナロググランド端子６に接続されて
いる。
スイッチSWn+1の他方の被選択端子は、スイッチSWn+2
の固定端子に接続され、そのスイッチSWn+2の一方の被
選択端子は、アナログ入力端子４に接続されており、他
方の被選択端子は、アナロググランド端子６に接続され
ている。
の固定端子に接続され、そのスイッチSWn+2の一方の被
選択端子は、アナログ入力端子４に接続されており、他
方の被選択端子は、アナロググランド端子６に接続され
ている。
上記したA/Dコンバータの入出力の変換特性は、第８
図において参照番号12で示す通りであり、変換の安定点
13の電圧を安定して変換することができる。
図において参照番号12で示す通りであり、変換の安定点
13の電圧を安定して変換することができる。
発明が解決しようとする課題 上述した従来のｎビットＣアレー型A/Dコンバータ
は、アナログ入力電圧の変換の安定点が以下の（１）式
に示すように、1/2LSBオフセットしている。一方、計測
用のA/Dコンバータとしては、信号処理用のものと異な
り以下の（２）式に示すように、アナロググランドや基
準電圧が安定点に乗る変換特性をもつものが要求される
ことが多い。
は、アナログ入力電圧の変換の安定点が以下の（１）式
に示すように、1/2LSBオフセットしている。一方、計測
用のA/Dコンバータとしては、信号処理用のものと異な
り以下の（２）式に示すように、アナロググランドや基
準電圧が安定点に乗る変換特性をもつものが要求される
ことが多い。
そのため、従来型のＣアレー型A/Dコンバータで計測
用を実現するためには、A/Dコンバータの系すべてに1/2
LSB相当のオフセットをかける必要があり、またこのよ
うな微小電圧を安定して供給するのは非常に難しいため
に、実現しにくいという欠点があった。
用を実現するためには、A/Dコンバータの系すべてに1/2
LSB相当のオフセットをかける必要があり、またこのよ
うな微小電圧を安定して供給するのは非常に難しいため
に、実現しにくいという欠点があった。
そこで、本発明は、上記した問題を解決したＣアレー
型A/Dコンバータを提供せんとするものである。
型A/Dコンバータを提供せんとするものである。
課題を解決するための手段 本発明によると、アナログ電圧をデジタルデータに変
換するｎビットＣアレー型荷電再配分型のA/Dコンバー
タにおいて、コンデンサアレーの最小容量コンデンサと
は異なる容量値を有し、且つ、一端が該コンデンサアレ
ーと共通接続され、他端が該コンデンサアレーの充放電
とは逆相となるように基準電圧とアナロググランドとを
切り替える切替手段を介して接続されたコンデンサを具
備し、該アナログ電圧に対して該デジタルデータの入出
力変換特性をオフセットすることを特徴とするＣアレー
型A/Dコンバータが提供される。
換するｎビットＣアレー型荷電再配分型のA/Dコンバー
タにおいて、コンデンサアレーの最小容量コンデンサと
は異なる容量値を有し、且つ、一端が該コンデンサアレ
ーと共通接続され、他端が該コンデンサアレーの充放電
とは逆相となるように基準電圧とアナロググランドとを
切り替える切替手段を介して接続されたコンデンサを具
備し、該アナログ電圧に対して該デジタルデータの入出
力変換特性をオフセットすることを特徴とするＣアレー
型A/Dコンバータが提供される。
作用 従来のＣアレー型A/Dコンバータでは、A/Dコンバータ
系全体に誤差やドリフトの発生が予想される微小なオフ
セット電圧をかけて、アナログ入力電圧の変換の安定点
をシフトさせていた。しかし、本発明では、Ｃアレーを
ｎ＋１ビット分使用することにより、誤差の発生を押さ
えつつ、アナログ入力電圧の安定変換点をシフトさせ
て、入出力変換特性をオフセットしている。
系全体に誤差やドリフトの発生が予想される微小なオフ
セット電圧をかけて、アナログ入力電圧の変換の安定点
をシフトさせていた。しかし、本発明では、Ｃアレーを
ｎ＋１ビット分使用することにより、誤差の発生を押さ
えつつ、アナログ入力電圧の安定変換点をシフトさせ
て、入出力変換特性をオフセットしている。
実施例 次に、本発明の実施例を添付図面を参照して説明す
る。
る。
第１図は本発明の一実施例の３ビットのＣアレー型A/
Dコンバータのアナログ部の回路図である。なお、第７
図に示す従来のＣアレー型A/Dコンバータの構成要素に
対応する要素には同一の参照番号を付してある。
Dコンバータのアナログ部の回路図である。なお、第７
図に示す従来のＣアレー型A/Dコンバータの構成要素に
対応する要素には同一の参照番号を付してある。
第１図において、コンデンサアレーは、一端が共通接
続されたコンデンサC1〜C5で構成されており、コンデン
サC1〜C5の共通接続端子３は、コンパレータ２の反転入
力に接続されており、そのコンパレータ２の非反転入力
は、基準電圧端子５に接続されている。そして、コンパ
レータ２の出力は、コンパレータ出力端子７に接続され
ている。
続されたコンデンサC1〜C5で構成されており、コンデン
サC1〜C5の共通接続端子３は、コンパレータ２の反転入
力に接続されており、そのコンパレータ２の非反転入力
は、基準電圧端子５に接続されている。そして、コンパ
レータ２の出力は、コンパレータ出力端子７に接続され
ている。
更に、コンデンサC1〜C5の共通接続端子３には、スイ
ッチSW1の固定端子が接続されており、そのスイッチSW1
の一方の被選択端子が、基準電圧端子５に接続されてい
る。コンデンサC2〜C5の他方の端子には、それぞれスイ
ッチSW2〜SW5の固定端子が接続され、それらスイッチSW
2〜SW5の一方の被選択端子が、基準電圧端子５に接続さ
れている。更に、スイッチSW2〜SW4の他方の被選択端子
は、アナロググランド端子６に接続されている。スイッ
チSW5の他方の被選択端子は、スイッチSW6の固定端子に
接続され、そのスイッチSW6の一方の被選択端子は、ア
ナログ入力端子４に接続されており、他方の被選択端子
は、アナロググランド端子６に接続されている。
ッチSW1の固定端子が接続されており、そのスイッチSW1
の一方の被選択端子が、基準電圧端子５に接続されてい
る。コンデンサC2〜C5の他方の端子には、それぞれスイ
ッチSW2〜SW5の固定端子が接続され、それらスイッチSW
2〜SW5の一方の被選択端子が、基準電圧端子５に接続さ
れている。更に、スイッチSW2〜SW4の他方の被選択端子
は、アナロググランド端子６に接続されている。スイッ
チSW5の他方の被選択端子は、スイッチSW6の固定端子に
接続され、そのスイッチSW6の一方の被選択端子は、ア
ナログ入力端子４に接続されており、他方の被選択端子
は、アナロググランド端子６に接続されている。
第１図からわかるように、スイッチSW2とSW3〜SW4と
は、スイッチSW2が基準電圧端子５を選択しているとき
には、スイッチSW3〜SW4がアナロググランド端子６を選
択し、スイッチSW2がアナロググランド端子６を選択し
ているときには、スイッチSW3〜SW4が基準電圧端子５を
選択するように逆の接続関係にある。
は、スイッチSW2が基準電圧端子５を選択しているとき
には、スイッチSW3〜SW4がアナロググランド端子６を選
択し、スイッチSW2がアナロググランド端子６を選択し
ているときには、スイッチSW3〜SW4が基準電圧端子５を
選択するように逆の接続関係にある。
上記したＣアレー型A/Dコンバータにおいて、コンデ
ンサとスイッチとがD/A変換部１を構成しており、A/D変
換は、スイッチSW1〜SW6をデジタルロジック部で操作す
ることで行なう。
ンサとスイッチとがD/A変換部１を構成しており、A/D変
換は、スイッチSW1〜SW6をデジタルロジック部で操作す
ることで行なう。
第１図においてサンプリングしたアナログ入力端子４
の電圧をD/A変換部１によって走査し、コンパレータ２
の反転入力と非反転入力の電圧を逐次比較してA/D変換
を行なう。スイッチSW1、SW3〜SW6とキャパシタC1、C3
〜C5が従来のＣアレーで、スイッチSW2とキャパシタC2
が本発明により付加したＣアレーである。
の電圧をD/A変換部１によって走査し、コンパレータ２
の反転入力と非反転入力の電圧を逐次比較してA/D変換
を行なう。スイッチSW1、SW3〜SW6とキャパシタC1、C3
〜C5が従来のＣアレーで、スイッチSW2とキャパシタC2
が本発明により付加したＣアレーである。
A/D変換はサンプリングと逐次比較の２つのシーケン
スで実施される。第１図の各スイッチの位置はサンプリ
ング時の位置である。これらのスイッチSW1からSW6に対
して関数SW（ｎ）を、スイッチが左側に接続されている
状態をSW（ｎ）＝０、右側に接続されている状態をSW
（ｎ）＝１と定義すると、サンプリング時のスイッチの
位置は、SW（ｎ）＝０（ｎ＝１〜６）とあらわすことが
出来る。以下に、A/D変換の過程を順に説明する。
スで実施される。第１図の各スイッチの位置はサンプリ
ング時の位置である。これらのスイッチSW1からSW6に対
して関数SW（ｎ）を、スイッチが左側に接続されている
状態をSW（ｎ）＝０、右側に接続されている状態をSW
（ｎ）＝１と定義すると、サンプリング時のスイッチの
位置は、SW（ｎ）＝０（ｎ＝１〜６）とあらわすことが
出来る。以下に、A/D変換の過程を順に説明する。
・ サンプリング時 各スイッチの位置は、SW（ｎ）＝０（ｎ＝１〜６）で
ある。コンパレータ２の反転入力の電圧は、基準電圧５
（VRF）と同電位で、非反転入力の電圧も基準電圧５と
同電位である。
ある。コンパレータ２の反転入力の電圧は、基準電圧５
（VRF）と同電位で、非反転入力の電圧も基準電圧５と
同電位である。
・ 逐次比較時 逐次比較を実行する前に、アナログ入力端子４の電圧
を電荷としてサンプリングしたキャパシタC5の電荷の再
分配と、本発明によるスイッチSW2の切り換えを行な
う。
を電荷としてサンプリングしたキャパシタC5の電荷の再
分配と、本発明によるスイッチSW2の切り換えを行な
う。
この時、各スイッチの位置は、SW（ｎ）＝０（ｎ＝3,
4,5）、SW（ｎ）＝１（ｎ＝1,2,6）となる。
4,5）、SW（ｎ）＝１（ｎ＝1,2,6）となる。
コンパレータの反転入力（VIN−）18の電圧は、 （電圧は全てアナロググランド６を基準とする） ここでキャパシタの容量比は、次式の通りである。
８・C1＝８・C2＝４・C3＝２・C4＝C5 よって、 次にMSBより３ビット分逐次比較を行なう。この逐次
比較のアルゴリズムを以下に示す。
比較のアルゴリズムを以下に示す。
コンデンサCn（ｎ＝３〜５）について、対応するスイ
ッチSW（ｎ）を、ｎ＝５（MSBに対応）から降べきの順
に、ｎ＝３（LSBに対応）まで、SW（ｎ）＝０からSW
（ｎ）＝１に順次切り換える。そして、それぞれの場合
に （VIN−）≦（VIN＋）ならばSW（ｎ）＝１を保持して次
の比較を行なう。
ッチSW（ｎ）を、ｎ＝５（MSBに対応）から降べきの順
に、ｎ＝３（LSBに対応）まで、SW（ｎ）＝０からSW
（ｎ）＝１に順次切り換える。そして、それぞれの場合
に （VIN−）≦（VIN＋）ならばSW（ｎ）＝１を保持して次
の比較を行なう。
（VIN−）＞（VIN＋）ならばSW（ｎ）＝０にもどして次
の比較を行なう。
の比較を行なう。
以上の比較作業をコンデンサC5から順にコンデンサC3
まで繰り返す。ここで、SW（ｎ）を１とした後の反転入
力（VIN−）と非反転入力（VIN＋）の電圧は次式であら
わすことが出来る。
まで繰り返す。ここで、SW（ｎ）を１とした後の反転入
力（VIN−）と非反転入力（VIN＋）の電圧は次式であら
わすことが出来る。
（VIN＋）＝VRF また、変換後のデジタルデータは、スイッチSW3〜SW5
の状態として得られ、その値は、 となる。
の状態として得られ、その値は、 となる。
以上が変換のアルゴリズムである。
ここで、本発明により追加したキャパシタC2とスイッ
チSW2により（３）式の中の項−1/16VRFの電圧が反転入
力18に加えられて比較されるが、この値はLSBに相当す
るキャパシタC3とスイッチSW3により操作される電圧の の1/2である。これは、アナログ入力に−1/2LSB分のオ
フセットを加えたことに相当する。
チSW2により（３）式の中の項−1/16VRFの電圧が反転入
力18に加えられて比較されるが、この値はLSBに相当す
るキャパシタC3とスイッチSW3により操作される電圧の の1/2である。これは、アナログ入力に−1/2LSB分のオ
フセットを加えたことに相当する。
その結果、本発明によるA/Dコンバータの変換特性は
キャパシタC2とスイッチSW2の効果により、従来のA/Dコ
ンバータの変換特性が第２図の変換特性８であるのに対
し、第３図の変換特性９に示す特性をとることになる。
キャパシタC2とスイッチSW2の効果により、従来のA/Dコ
ンバータの変換特性が第２図の変換特性８であるのに対
し、第３図の変換特性９に示す特性をとることになる。
実施例２ 第４図は本発明の実施例２の８ビットのＣアレー型A/
Dコンバータのアナログ部の回路図である。基本的な動
作は全て実施例１の３ビットのＣアレー型A/Dコンバー
タと同じである。また、キャパシタC2とスイッチSW2が
本発明により付加したものである。なお、第１図に示す
Ｃアレー型A/Dコンバータの構成要素に対応する要素に
は同一の参照番号を付してあり、また、コンデンサＣと
スイッチSWの添字は、処理可能なビット数に合わせてず
らしてある。従って、構成の説明は省略する。
Dコンバータのアナログ部の回路図である。基本的な動
作は全て実施例１の３ビットのＣアレー型A/Dコンバー
タと同じである。また、キャパシタC2とスイッチSW2が
本発明により付加したものである。なお、第１図に示す
Ｃアレー型A/Dコンバータの構成要素に対応する要素に
は同一の参照番号を付してあり、また、コンデンサＣと
スイッチSWの添字は、処理可能なビット数に合わせてず
らしてある。従って、構成の説明は省略する。
まず、A/D変換の過程から説明する。
・ サンプリング時 各スイッチの位置は、SW（ｎ）＝０（ｎ＝１〜11）で
ある。コンパレータ２の反転入力（VIN−）の電圧は、
基準電圧５（VRF）と同電位で、非反転入力（VIN＋）の
電圧も基準電圧５と同電位である。
ある。コンパレータ２の反転入力（VIN−）の電圧は、
基準電圧５（VRF）と同電位で、非反転入力（VIN＋）の
電圧も基準電圧５と同電位である。
・ 逐次比較時 比較前の各スイッチの位置は、SW（ｎ）＝０（ｎ＝２
〜10）SW（ｎ）＝１（ｎ＝１、11）である。コンパレー
タ２の反転入力（VIN−）18の電圧は、 （電圧は全てアナロググランド６を基準とする） ここでキャパシタの容量比は、次式の通りである。
〜10）SW（ｎ）＝１（ｎ＝１、11）である。コンパレー
タ２の反転入力（VIN−）18の電圧は、 （電圧は全てアナロググランド６を基準とする） ここでキャパシタの容量比は、次式の通りである。
256・C1＝256・C2＝128・C3＝64・C4＝32・C5＝16・C
6＝８・C7＝４・C8・２・C9＝C10 よって、 次にMSBより８ビット分逐次比較を行なう。アルゴリ
ズムは実施例１と同じである。SW（ｎ）を１とした後の
コンパレータ２の反転入力（VIN−）と非反転入力（VIN
＋）の電圧は次式であらわすことができる。
6＝８・C7＝４・C8・２・C9＝C10 よって、 次にMSBより８ビット分逐次比較を行なう。アルゴリ
ズムは実施例１と同じである。SW（ｎ）を１とした後の
コンパレータ２の反転入力（VIN−）と非反転入力（VIN
＋）の電圧は次式であらわすことができる。
（VIN＋）＝VRF また、変換したデジタルデータは、スイッチSW1〜SW
11の状態として得られる。その値は、 となる。
11の状態として得られる。その値は、 となる。
ここで、本発明により追加したコンデンサC2とスイッ
チSW2により（４）式の中の項−1/512VRFの電圧が、コ
ンパレータ２の反転入力に加えられて比較されるが、こ
の値はLSBに相当するコンデンサC3とスイッチSW3により
操作される電圧の の1/2である。これは、アナログ入力に−1/2LSB分のオ
フセットを加えたことに相当する。その結果、本発明に
よるA/Dコンバータの変換特性はキャパシタC2とスイッ
チSW2の効果により、従来のA/Dコンバータの変換特性が
第５図の変換特性10であるのに対し、第６図の変換特性
11に示す特性をとることになる。
チSW2により（４）式の中の項−1/512VRFの電圧が、コ
ンパレータ２の反転入力に加えられて比較されるが、こ
の値はLSBに相当するコンデンサC3とスイッチSW3により
操作される電圧の の1/2である。これは、アナログ入力に−1/2LSB分のオ
フセットを加えたことに相当する。その結果、本発明に
よるA/Dコンバータの変換特性はキャパシタC2とスイッ
チSW2の効果により、従来のA/Dコンバータの変換特性が
第５図の変換特性10であるのに対し、第６図の変換特性
11に示す特性をとることになる。
発明の効果 以上説明したように本発明は、ｎビットのA/D変換に
ｎ＋１ビットのＣアレーを使用することにより、A/Dコ
ンバータの電源電圧や基準電圧源に手を加えることな
く、アナログ入力電圧の安定変換点をシフトさせること
ができる。
ｎ＋１ビットのＣアレーを使用することにより、A/Dコ
ンバータの電源電圧や基準電圧源に手を加えることな
く、アナログ入力電圧の安定変換点をシフトさせること
ができる。
第１図は、本発明の第１の実施例である３ビットＣアレ
ー型A/Dコンバータのアナログ部回路図、 第２図は、従来の３ビットＣアレー型A/Dコンバータの
変換特性を示す図、 第３図は、本発明の３ビットＣアレー型A/Dコンバータ
の変換特性を示す図、 第４図は、本発明の第２の実施例である８ビットＣアレ
ー型A/Dコンバータのアナログ部回路図、 第５図は、従来の８ビットＣアレー型A/Dコンバータの
変換特性を示す図、 第６図は、本発明の８ビットＣアレー型A/Dコンバータ
の変換特性を示す図、 第７図は、従来のｎビットＣアレー型A/Dコンバータア
ナログ部回路図、 第８図は、従来のｎビットＣアレー型A/Dコンバータの
変換特性を示す図である。 （主な参照番号） １……D/A変換部、２……コンパレータ、 ３……D/A変換部出力、 ４……コンパレータ出力、 ５……基準電圧（VRF）、 ６……アナロググランド（AGND）、
ー型A/Dコンバータのアナログ部回路図、 第２図は、従来の３ビットＣアレー型A/Dコンバータの
変換特性を示す図、 第３図は、本発明の３ビットＣアレー型A/Dコンバータ
の変換特性を示す図、 第４図は、本発明の第２の実施例である８ビットＣアレ
ー型A/Dコンバータのアナログ部回路図、 第５図は、従来の８ビットＣアレー型A/Dコンバータの
変換特性を示す図、 第６図は、本発明の８ビットＣアレー型A/Dコンバータ
の変換特性を示す図、 第７図は、従来のｎビットＣアレー型A/Dコンバータア
ナログ部回路図、 第８図は、従来のｎビットＣアレー型A/Dコンバータの
変換特性を示す図である。 （主な参照番号） １……D/A変換部、２……コンパレータ、 ３……D/A変換部出力、 ４……コンパレータ出力、 ５……基準電圧（VRF）、 ６……アナロググランド（AGND）、
Claims (1)
- 【請求項１】単位容量の１倍、２倍、４倍、・・・、2n
倍（但し、ｎは正の整数）となるような容量に重み付け
された複数のコンデンサからなるコンデンサーアレイ
と、その反転入力に該コンデンサアレイの一端が共通に
接続され非反転入力に基準電圧が接続されたコンパレー
タとを備え、 サンプリング時には該反転入力を充電し、逐次比較時に
は該反転入力の電圧と該非反転入力の基準電圧とを比較
することによりアナログ電圧をデジタルデータに変換す
る電荷再配分型のｎビットA/Dコンバータにおいて； 更に、該コンデンサアレイの最小容量のコンデンサとは
異なる容量を有し、且つ、一端を該コンデンサアレイの
一端に接続されたコンデンサと、 サンプリング時には基準電圧を両端に印加されたことに
より該コンデンサに蓄積された電荷を放電し、逐次比較
時には該コンデンサの他端の接続をアナロググランドに
切り換えて充電させる切替手段とを備え、 入力されたアナログ電圧に対して出力するデジタルデー
タの変換特性をオフセットするように構成されているこ
とを特徴とするコンデンサアレイ型A/Dコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275457A JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Ｃアレー型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275457A JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Ｃアレー型ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121525A JPH02121525A (ja) | 1990-05-09 |
| JP2844617B2 true JP2844617B2 (ja) | 1999-01-06 |
Family
ID=17555794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275457A Expired - Fee Related JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Ｃアレー型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844617B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774635A (ja) * | 1993-07-02 | 1995-03-17 | Mitsubishi Electric Corp | アナログ・デジタル変換装置 |
| JP2013059105A (ja) * | 2012-11-19 | 2013-03-28 | Fujitsu Ltd | アナログデジタル回路及びそのアナログデジタル回路を用いた受信機 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357734A (en) * | 1976-11-04 | 1978-05-25 | Fujitsu Ltd | Analog-to-digital converter |
| JPS5493954A (en) * | 1978-01-06 | 1979-07-25 | Hitachi Ltd | Interpolating pcm decoder |
| CA1144653A (en) * | 1980-08-27 | 1983-04-12 | Adrian Worsman | Codec |
| JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
| JPS62142421A (ja) * | 1985-12-17 | 1987-06-25 | Oki Electric Ind Co Ltd | 符号化回路 |
| JPH0627247B2 (ja) * | 1986-01-23 | 1994-04-13 | 東レ株式会社 | 難燃性ポリエステル組成物 |
-
1988
- 1988-10-31 JP JP63275457A patent/JP2844617B2/ja not_active Expired - Fee Related
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| JPH02121525A (ja) | 1990-05-09 |
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