KR100947249B1 - 디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털변환기 - Google Patents

디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털변환기 Download PDF

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Abstract

본 발명의 디지털-아날로그 변환기는 전하 재분배기를 이용하여 두 가지의 서로 다른 커패시터 어레이를 효과적으로 결합하는 구성을 갖는다. 이러한 디지털-아날로그 변환기의 구조에 따르면 커패시터의 크기 및 개수가 현저히 줄어들게 되고, 전력 소모가 줄어들게 된다. 이 외에도, 본 발명의 디지털-아날로그 변환기는 커패시터 어레이들과 전하 분배기를 결합함에 있어서 가상 접지 구조를 이용하여 커패시터 어레이들과 전하 재분배기 사이의 기생 커패시터의 영향을 제거한다. 그 결과, 기생 커패시터로부터 유발되는 변환 오차가 제거되어, 보다 정확한 데이터 변환 결과를 얻을 수 있게 된다.
Figure R1020070098091
아날로그-디지털 변환기, 디지털-아날로그 변환기, 혼합형 커패시터 array

Description

디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털 변환기{DIGITAL-TO ANALOG CONVERTER AND ANALOG-TO-DIGITAL CONVERTER USING THE SAME}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 좀 더 구체적으로는 칩 사이즈 및 전력소모를 감소시킬 수 있는 디지털-아날로그 변환기와 그것을 이용한 아날로그-디지털 변환기에 관한 것이다.
잘 알려져 있는 바와 같이, 센서 등과 같이 아날로그 신호를 입력받는 각종 장치에서는 입력받은 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(Analog-to-Digital Converter; ADC)를 사용하고 있다.
도 1은 종래 기술에 따른 아날로그-디지털 변환기(100)의 전체 구성을 보여주는 블록도이다. 도 1에는 다양한 종류의 아날로그-디지털 변환기 중에서도 SAR-ADC(Successive Approximation Register Analog-to-Digital Converter)의 구성이 예시적으로 도시되어 있다.
도 1을 참조하면, 아날로그-디지털 변환기(100)는 비교기(comperator ; 20), 디지털-아날로그 변환기(Digital to Analog Converter; DAC)(30), SAR(Successive Approximation Register ; 40), 그리고 샘플 앤 홀드 회로(Sample and Hold Circuit ; 도면에는 S/H로 표시됨)(50)를 포함한다.
아날로그-디지털 변환기(100)는 아날로그 입력 신호가 인가되면 먼저 샘플 앤 홀드 회로(50)를 통해 아날로그 입력 신호를 샘플링한다. 샘플링된 신호는 비교기(20)로 제공된다. 한편, SAR(40)는 아날로그 입력 신호가 인가되기 시작하면 초기 디지털 신호로서, 최상위 비트(Most Significant bit ; MSB)(이하 MSB라 칭함)가 '1'로 설정되고 나머지 비트가 '0'으로 설정된 디지털 신호를 발생한다. SAR(40)에서 발생된 디지털 신호는 디지털-아날로그 변환기(30)로 제공된다. 디지털-아날로그 변환기(30)는 SAR(40)로부터 인가되는 디지털 신호를 아날로그 신호로 변환하여 비교기(20)로 출력한다. 비교기(20)는 샘플 앤 홀드 회로(50)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(30)로부터 제공되는 아날로그 신호를 비교한다.
비교기(20)에서의 비교 결과, 디지털-아날로그 변환기(30)로부터 제공되는 아날로그 신호가 샘플 앤 홀드 회로(50)로부터 제공되는 샘플링 신호보다 크면, 디지털 신호의 MSB를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다. 그리고 나서 SAR(40)은 디지털 신호의 MSB 다음 비트의 값을 '1'로 설정한다. SAR(40)에 의해 비트 값이 재설정된 디지털 신호는 디지털-아날로그 변환기(30)로 제공된다. 디지털-아날로그 변환기(30)는 SAR(40)로부터 제공된 디지털 신호를 아날로그 신호로 변환하여 비교기(20)로 출력한다. 비교기(20)는 DAC(30)로부터 출력된 아날로그 신호와 샘플 앤 홀드 회로(50)로부터 제공되는 샘플링 신호를 비교한다. 이상과 같은 비트 설정 동작과 비교 동작이 계속 반복되어 디지털 신호의 MSB 비트로부터 최하 위 비트(Least Significant Bit ; LSB)(이하 LSB라 칭함)까지 각각의 비트 값이 모두 결정된다.
도 1에서 알 수 있는 바와 같이, 아날로그-디지털 변환기(100) 내부에는 디지털-아날로그 변환기(30)가 필수적으로 구비된다. 그러나, 디지털-아날로그 변환기(30) 내부에는 상당히 많은 개수의 커패시터가 구비되어야만 하기 때문에, 아날로그-디지털 변환기(100)의 칩 면적과 전력 소모를 증가시키는 주요 원인이 된다.
도 2는 종래의 아날로그-디지털 변환기(100) 내부에 구비되는 종래의 디지털-아날로그 변환기(30)의 구성을 예시적으로 보여주는 도면이다. 도 2에 도시된 디지털-아날로그 변환기(30)는 비교기(36)의 비반전 단자(+)에 병렬로 복수 개의 커패시터가 연결되어 있고, 각 커패시터는 각각 복수 개의 전하 스위치와 연결되어 있다. 전하 스위치들의 스위칭 동작에 따라서 접지전압 또는 기준 전압(Vref)이 선택적으로 연결된다.
도 2에 도시되어 있는 바와 같이, 복수 개의 커패시터는 기본 용량(C)을 기준으로 하여 비트가 증가하면서 2배씩 증가 된다. 예를 들면, N-1 비트인 경우에는 커패시터의 용량이 2N-1배 증가하고, N 비트인 경우에는 커패시터의 용량이 2N 배 증가하게 된다. 즉, 종래의 디지털-아날로그 변환기(30)는 변환되는 데이터 비트 수가 증가함에 따라 각 비트별로 요구되는 커패시터의 용량이 2배씩 증가하게 된다. 따라서, 디지털-아날로그 변환기(30)의 칩 사이즈 및 소비전력이 증가하는 문제가 발생하게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 칩의 면적 및 전력소모를 줄일 수 있고, 제조비용 및 유지비용을 획기적으로 줄일 수 있는 디지털-아날로그 변환기와, 그것을 이용한 아날로그-디지털 변환기를 제공하는 데 있다.
그리고, 본 발명의 다른 목적은 데이터 변환 오차를 효과적으로 제거할 수 있는 디지털-아날로그 변환기와, 그것을 이용한 아날로그-디지털 변환기를 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 디지털-아날로그 변환기는, 서로 다른 어레이 구조를 갖는 제 1 및 제 2 타입 커패시터 어레이들; 그리고 상기 제 1 및 제 2 타입 커패시터 어레이들에 설정된 디지털 데이터에 응답해서 전하를 재설정하고, 상기 전하 재설정 결과에 대응되는 아날로그 전압을 발생하는 전하 재분배기를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 타입 커패시터 어레이는 가중 커패시터 어레이인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 타입 커패시터 어레이는 전하 공유 커패시터 어레이인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 타입 커패시터 어레이는 가상 접지 를 통해 상기 전하 재분배기와 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전하 재분배기는 상기 가상 접지와 출력 단자 사이에 연결된 연산 증폭기; 상기 연산 증폭기를 초기화하는 스위치; 그리고 상기 디지털 데이터에 응답해서 전하를 가산 및/또는 감산하는 커패시터를 포함하며, 상기 연산 증폭기는 상기 가산 및/또는 감산 결과를 상기 아날로그 전압으로 변환하여 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 가상 접지는 상기 제 1 및 제 2 커패시터 어레이 측에 유발되는 기생 커패시터의 영향을 제거하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 가상 접지는 상기 전하 재분배기 측에 유발되는 기생 커패시터의 영향을 제거하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 가상 접지에는 상기 제 1 및 제 2 타입 커패시터 어레이와 상기 전하 재분배기를 전기적으로 접속/차단하는 스위치가 더 구비되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전하 재분배기는 상기 제 1 및 제 2 타입 커패시터 어레이들에 설정된 디지털 데이터를 적분하는 적분기인 것을 특징으로 한다.
이 실시예에 있어서, 상기 전하 재분배기는 아날로그 버퍼 기능을 내장하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디지털-아날로그 변환기가 단독으로 사용되는 경우, 상기 가산 및 감산 동작 없이 상기 제 1 및 제 2 타입 커패시터 어레이들에 설정된 디지털 데이터가 상기 아날로그 신호로 변환되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 아날로그-디지털 변환기는, 입력된 디지털 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 상기 아날로그 신호와 샘플링된 입력 신호를 비교하는 비교기; 그리고 상기 비교 결과에 응답해서 상기 디지털 데이터 값을 결정하는 SAR(Successive Approximation Register)를 포함하며, 상기 디지털-아날로그 변환기는 서로 다른 어레이 구조를 갖는 제 1 및 제 2 타입 커패시터 어레이들; 그리고 상기 제 1 및 제 2 타입 커패시터 어레이들에 설정된 디지털 데이터에 응답해서 전하를 재설정하고, 상기 전하 재설정 결과에 대응되는 아날로그 전압을 발생하는 전하 재분배기를 포함하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 디지털-아날로그 변환기 및 이를 이용한 아날로그-디지털 변환기에서 필요로 하는 커패시터의 크기 및 수를 현저하게 줄일 수 있게 된다. 따라서, 칩의 크기 및 전력 소모가 획기적으로 줄어들게 되고, 칩의 제조비용 및 유지비용이 줄어들게 된다.
그리고, 가상 접지를 통해 디지털-아날로그 변환기의 커패시터 어레이 측에서 발생되는 기생 커패시터의 영향과, 전하 재분배기 측에서 발생되는 기생 커패시터의 영향이 제거된다. 그 결과, 기생 커패시터에 의해 유발되는 데이터 변환 오차를 효과적으로 제거할 수 있고, 정확한 데이터 변환 결과를 얻을 수 있게 된다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 디지털-아날로그 변환기는 전하 재분배기를 이용하여 두 가지의 서로 다른 커패시터 어레이를 효과적으로 결합하는 구성을 갖는다. 이러한 디지털-아날로그 변환기의 구조에 따르면 커패시터의 크기 및 개수가 현저히 줄어들게 되고, 전력 소모가 줄어들게 된다. 이 외에도, 본 발명의 디지털-아날로그 변환기는 커패시터 어레이들과 전하 분배기를 결합함에 있어서 가상 접지 구조를 이용하여 커패시터 어레이들과 전하 재분배기 사이의 기생 커패시터의 영향을 제거한다. 그 결과, 기생 커패시터로부터 유발되는 변환 오차가 제거되어 보다 정확한 데이터 변환 결과를 얻을 수 있게 된다. 그러므로, 본 발명의 디지털-아날로그 변환기를 이용한 아날로그-디지털 변환기 역시 본 발명의 디지털-아날로그 변환기의 장점을 모두 가지게 된다. 본 발명에 따른 디지털-아날로그 변환기와 이를 이용한 아날로그-디지털 변환기의 상세 구성을 살펴보면 다음과 같다.
도 3은 본 발명의 실시예에 따른 아날로그-디지털 변환기(1000)의 전체 구성을 보여주는 블록도이고, 도 4는 도 3에 도시된 내부 디지털-아날로그 변환기(300)의 상세 구성을 보여주는 도면이다.
도 3을 참조하면, 본 발명의 아날로그-디지털 변환기(1000)는 비교기(200), 내부 디지털-아날로그 변환기(300), SAR(400), 그리고 샘플 앤 홀드 회로(500)를 포함한다. 그리고, 디지털-아날로그 변환기(300)는 제 1 타입 커패시터 어레이(320), 제 2 타입 커패시터 어레이(340), 그리고 전하 재분배기(360)를 포함한다. 본 발명의 아날로그-디지털 변환기(1000)는 SAR-ADC의 구조를 가지며, 두 가지의 서로 다른 커패시터 어레이(320, 340)를 효과적으로 결합하는 구성을 갖는 새로 운 구조의 내부 디지털-아날로그 변환기(300)를 포함한다.
본 발명의 내부 디지털-아날로그 변환기(300)는, 전하 재분배기(360)를 이용하여 서로 다른 커패시터 어레이인 제 1 및 제 2 커패시터 어레이(320, 340)를 결합하는 구성을 갖는다. 또한, 아래에서 상세히 설명되겠지만 본 발명의 디지털-아날로그 변환기(300)는 커패시터 어레이들(320, 340)과 전하 재분배기(360)를 결합함에 있어서 가상 접지(Virtual Ground ; VG) 구조를 이용한다. 이러한 디지털-아날로그 변환기(300)의 구조에 따르면 커패시터의 크기 및 개수가 현저히 줄어들게 되고, 커패시터 어레이들(320 340)과 전하 재분배기(360) 사이의 기생 커패시터의 영향이 최소화된다.
도 3에 도시된 아날로그-디지털 변환기(1000)는 본 발명의 디지털-아날로그 변환기(300)가 적용되는 일 실시예로서, 내부 디지털-아날로그 변환기(300)를 제외한 아날로그-디지털 변환기(1000)의 나머지 구성들은 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다. 도 4를 참조하여 본 발명에 따른 디지털-아날로그 변환기(300)의 상세 구성을 살펴보면 다음과 같다.
도 4를 참조하면, 본 발명의 디지털-아날로그 변환기(300)는 제 1 타입 커패시터 어레이(320), 제 2 타입 커패시터 어레이(340), 그리고 전하 재분배기(360)를 포함한다. 제 1 및 제 2 타입 커패시터 어레이(320, 340)와 전하 재분배기(360) 사이에는 가상 접지(VG)가 형성된다. 제 1 및 제 2 타입 커패시터 어레이(320, 340) 쪽에서 형성되는 기생 커패시턴스와, 전하 재분배기(360) 쪽에서 형성되는 기생 커패시턴스가 각각 가상 접지(VG)에 접속된다. 그 결과, 제 1 및 제 2 타입 커패시터 어레이(320, 340) 쪽에서 형성되는 기생 커패시턴스의 영향과, 전하 재분배기(360) 쪽에서 형성되는 기생 커패시턴스의 영향이 각각 제거된다. 이는 기생 커패시턴스에 의해 유발되는 변환 오차를 제거해 주어, 보다 정확한 데이터 변환 결과를 제공하는데 도움을 준다. 그리고, 비록 도면에는 도시되어 있지 않지만 가상 접지(VG)에 제 1 및 제 2 타입 커패시터 어레이(320, 340)와 전하 재분배기(360)를 전기적으로 접속/차단하는 스위치가 더 연결될 수도 있다. 이 경우, 상기 스위치의 스위칭 온/오프 동작에 따라서 데이터 변환 오차를 제거할 수도 있다.
한편, 제 1 타입 커패시터 어레이(320)는 가중 커패시터(weighted capacitor) 어레이로 구성되고, 제 2 타입 커패시터 어레이(340)는 전하 공유 커패시터(charge sharing capacitor) 어레이로 구성된다. 제 1 타입 커패시터 어레이(320)는 전체 N 비트의 데이터 중 상위 N/2 비트를 생성하는데 사용되고, 제 2 타입 커패시터 어레이(340)는 전체 N 비트의 데이터 중 하위 N/2 비트를 생성하는데 사용된다. 제 1 타입 커패시터 어레이(320)와 제 2 타입 커패시터 어레이(340)는 각각의 어레이에 포함된 커패시터의 용량과 스위치의 구성에 차이를 갖는다. 여기서, 제 1 타입 커패시터 어레이(320)와 제 2 타입 커패시터 어레이(340)의 커패시터 구성 비율(예를 들면, 상위 및 하위 하위 N/2 비트)은 다양한 형태로 변경 및 변형 가능하다. 그리고, 달라진 제 1 타입 커패시터 어레이(320)와 제 2 타입 커패시터 어레이(340)의 커패시터 구성 비율에 따라서 각 커패시터 어레이(320, 340)에 포함된 커패시터의 크기와 개수, 그리고 스위치의 개수 또한 다양한 형태로 변경 및 변형 가능하다.
제 1 타입 커패시터 어레이(320)와 제 2 타입 커패시터 어레이(340)의 출력단은 가상 접지(VG)를 통해 전하 재분배기(360)와 공통으로 연결된다. 아래에서 상세히 설명되겠지만, 본 발명의 디지털-아날로그 변환기(300)는 디지털 코드에 따른 아날로그 전압을 생성함에 있어서, 서로 다른 구조의 제 1 및 제 2 타입 커패시터 어레이(320, 340)를 이용하여 각각의 비트 영역을 분리하여 생성한다. 제 1 및 제 2 타입 커패시터 어레이(320, 340)를 이용한 비트 값의 설정 방법은 도 6 및 도 7을 참조하여 아래에서 상세히 설명될 것이다.
전하 재분배기(360)는 제 1 및 제 2 타입 커패시터 어레이(320, 340)로부터 제공되는 전압을 적분하는 적분기(integrator)로서의 기능을 수행한다. 이를 위해 전하 재분배기(360)는 연산 증폭기(operational amplifier, 이하 OP 앰프라 칭함)(362)와, OP 앰프(362)의 반전 입력 단자(-)와 출력단자 사이에 병렬로 연결된 스위치(364)와 커패시터(366)를 포함한다. OP 앰프(362)는 커패시터(366)에 축적된 전하를 아날로그 전압으로 변환하여 출력한다. 전하 재분배기(360)는 적분기로서의 역할뿐만 아니라, 경우에 따라서는 아날로그 버퍼로서의 역할을 수행하는 구조를 가진다. 버퍼로서의 역할은 OP 앰프(362)를 이용하여 수행된다. 이 경우, 본 발명의 전하 재분배기(360)는 아날로그 버퍼의 기능을 내장한 적분기로서 사용될 수 있다.
전하 재분배기(360)의 스위치(364)는 전하 재분배기(360)를 초기화시키는 동작과, 전하 재분배기(360)의 전하 축적 동작을 활성화시키는 역할을 수행한다. 커패시터(366)에는 제 1 및 제 2 타입 커패시터 어레이(320, 340)로부터 제공되는 전 압이 축적되며, 제 1 및 제 2 타입 커패시터 어레이(320, 340)에 구비된 스위치들의 스위칭 동작에 따라 축적된 전하를 더하거나(즉, 가산) 빼주는(즉, 감산) 역할을 수행하게 된다. 이와 같이 제 1 및 제 2 타입 커패시터 어레이(320, 340)로부터 제공된 전하를 더하거나 빼주는 전하 재분배기(360)의 동작을 전하 재분배 동작이라 한다. 전하 재분배기(360)에서 수행되는 전하 재분배 동작은 도 6 및 도 7을 참조하여 아래에서 상세히 설명될 것이다.
도 4에 도시된 내부 디지털-아날로그 변환기(300)는 N 비트의 디지털 데이터를 아날로그 신호로 변환하는 구성을 갖는다. 그러나, 상기 디지털-아날로그 변환기(300)에서 처리 가능한 디지털 데이터의 비트 수는 다양하게 변경 가능하며, 처리 가능한 디지털 비트 수에 따라 각각의 커패시터 어레이(320, 340)에 구비된 커패시터의 개수 및 대응되는 스위치의 개수가 변경될 수 있다. 즉, 도 4에 도시된 디지털-아날로그 변환기(300)는 본 발명이 적용되는 일 실시예로서, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다.
예를 들면, 본 발명의 디지털-아날로그 변환기(300)는 도 3과 같이 아날로그-디지털 변환기(1000)에 내장될 수도 있고, 단품(또는 단독) 디지털-아날로그 변환기로 사용되거나 또는 디지털-아날로그 변환기를 포함하는 타 시스템에 내장될 수도 있다. 본 발명의 디지털-아날로그 변환기(300)가 단품 디지털-아날로그 변환기로만 사용되는 경우, 전하 재분배기(360)는 이전의 디지털 코드 값에 따라서 이전에 축적된 전하로부터 전하를 빼거나(감산) 더해주는 동작(가산)을 수행하지 않고, 커패시터(366)에 현재 축적되어 있는 전하를 아날로그 값으로 변환하여 출력하는 동작만을 수행한다.
도 5 내지 도 7은 본 발명의 디지털-아날로그 변환기의 동작을 설명하기 위한 도면이다.
도 5의 (a)에는 도 4에 도시된 디지털-아날로그 변환기(300)와 동일한 구조를 갖는 4 비트 디지털-아날로그 변환기(301)의 구성이 도시되어 있고, 도 5의 (b)에는 도 5의 (a)에 도시된 4 비트 디지털-아날로그 변환기(301)의 초기화 상태(initial state)가 도시되어 있다. 도 6의 (a)내지 (c)에는 도 5에 도시된 제 1 타입 커패시터 어레이(321)의 비트 설정 동작 및 전하 재분배기(361)의 전하 재분배 과정이 도시되어 있다. 그리고, 도 7의 (a)내지 (c)에는 도 5에 도시된 제 2 타입 커패시터 어레이(341)의 비트 설정 동작 및 전하 재분배기(361)의 전하 재분배 과정이 도시되어 있다.
도 5 내지 도 7에 도시된 디지털-아날로그 변환기(301)는, 4 비트 디지털 데이터에 대한 디지털-아날로그 변환을 수행하는 디지털-아날로그 변환기이다. 상기 디지털-아날로그 변환기(301)는 도 4에 도시된 디지털-아날로그 변환기(300)의 구성과 비교할 때, 처리되는 디지털 데이터의 비트 수에 차이가 있다. 도 4에 도시된 디지털-아날로그 변환기(300)는 N 비트(N은 양의 정수)의 디지털-아날로그 변환을 수행한다. 처리되는 디지털 데이터의 비트 수가 달라짐에 따라, 각각의 디지털 데이터 비트에 대응되는 커패시터 및 스위치의 개수가 달라지게 된다. 하지만, 두 디지털-아날로그 변환기들(300, 301)에서 커패시터 및 스위치의 개수를 제외한 나머지의 구성은 사실상 동일하다. 따라서, 본 발명에서는 설명의 편의를 위해 도 5 내 지 도 7에 도시된 디지털-아날로그 변환기(301)를 예로 들어 디지털-아날로그 변환 동작과, 이를 이용한 아날로그-디지털 동작이 설명될 것이다. 그리고, 중복되는 설명을 피하기 위해, 동일한 구성에 대한 상세 설명은 이하 생략될 것이다.
먼저 도 5의 (a)를 참조하면, 본 발명의 4 비트 디지털-아날로그 변환기(301)는 제 1 타입 커패시터 어레이(321), 제 2 타입 커패시터 어레이(341), 그리고 전하 재분배기(361)를 포함한다. 제 1 타입 커패시터 어레이(321)는 가중 커패시터(weighted capacitor) 어레이로 구성되고, 제 2 타입 커패시터 어레이(341)는 전하 공유 커패시터(charge sharing capacitor) 어레이로 구성된다. 제 1 및 제 2 커패시터(31, 32)는 가상 접지(VG)를 통해 전하 재분배기(361)와 접속된다. 제 1 타입 커패시터 어레이(321)는 전체 4 비트의 데이터 중 상위 2 비트를 생성하는데 사용된다. 제 2 타입 커패시터 어레이(341)는 전체 4 비트의 데이터 중 하위 2 비트를 생성하는데 사용된다.
제 1 타입 커패시터 어레이(321)는 최상위 비트(MSB)를 생성하기 위한 제 1 커패시터(31)와, 상위 2번째 비트를 생성하기 위한 제 2 커패시터(32)를 포함한다. 제 1 커패시터(31)의 용량은 4C로서, 2C의 용량을 갖는 제 2 커패시터(32)에 비해 2배의 용량을 갖는다. 여기서, C는 단위 커패시터 사이즈(unit capacitor size)를 의미하며, 예를 들면 100fF으로 구성될 수 있다. 제 1 커패시터(31)에는 기준전압(Vref)과 선택적으로 연결되는 스위치(S1)와, 접지에 선택적으로 연결되는 스위치(S2)가 연결된다. 제 2 커패시터(32)에는 기준전압(Vref)과 선택적으로 연결되는 스위치(S3)와, 접지에 선택적으로 연결되는 스위치(S4)가 연결된다. 상기 스위 치(S1-S4)의 스위칭 동작에 따라, 대응되는 커패시터(31, 32)에 설정되는 데이터 값이 결정된다. 예를 들면, 커패시터(31, 32)에 '1'의 데이터가 설정되는 경우 기준전압(Vref)과 접속되는 스위치들(S1, S3)이 스위칭 온(즉, 닫히게) 될 것이다. 그리고, 커패시터(31, 32)에 '0'의 데이터가 설정되는 경우 접지와 접속되는 스위치들(S2, S4)이 스위칭 온(즉, 닫히게) 될 것이다. 각각이 쌍을 이루는 스위치(S1, S2)와 스위치(S3, S4)는 서로 상보적으로 동작한다.
제 2 타입 커패시터 어레이(341)는 하위 두 번째 비트를 생성하기 위한 제 3 커패시터(33)와, 최하위 비트를 생성하기 위한 제 4 커패시터(34)를 포함한다. 제 3 및 제 4 커패시터(34, 34)의 용량은 각각 C의 값을 가지며, 서로 동일하다. 제 3 커패시터(33)의 일 단에는 접지에 선택적으로 연결되는 스위치(S5)와, 기준전압(Vref)과 선택적으로 연결되는 스위치(S6)가 연결된다. 제 3 커패시터(33)의 타 단에는 전하 재분배기(361)의 반전 입력단(-)에 선택적으로 연결되는 스위치(S11)와, 접지에 선택적으로 연결되는 스위치(S12)가 연결된다. 제 4 커패시터(34)의 일 단에는 접지에 선택적으로 연결되는 스위치(S7)와, 기준전압(Vref)과 선택적으로 연결되는 스위치(S8)가 연결된다. 스위치(S6)은 스위치(S8)에 연동되어 동작한다. 예를 들면, 스위치(S8)이 스위칭 온 되었다가 오프 상태로 되면, 스위치(S6)이 스위칭 온 되어 기준전압(Vref)에 연결된다. 제 3 커패시터(33)와 제 4 커패시터(34)는 전하 공유 동작을 수행한다. 제 4 커패시터(34)의 타 단에는 전하 재분배기(361)의 반전 입력단(-)에 선택적으로 연결되는 스위치(S13)와, 접지에 선택적으로 연결되는 스위치(S14)가 연결된다.
전하 재분배기(361)는 제 1 및 제 2 타입 커패시터 어레이(321, 341)로부터 제공되는 전압을 반전 입력단자(-)로 받아들이고, 비반전 입력 단자(+)에는 접지 전압을 받아들이는 OP 앰프(362)를 포함한다. 여기서, 비반전 입력 단자(+)에 접속된 접지는 일반적인 DC접지가 아니라 AC적인 접지를 의미한다. 즉, 상기 접지에는 DC적으로는 일정한 레벨의 바이어스 전압이 인가되어 있고, AC적으로만 접지로서의 역할을 수행한다. 도 5 내지 도 7에 표시되어 있는 타 접지들 또한 AC적인 접지에 해당된다.
OP 앰프(362)의 반전 입력단자(-)에는 가상 접지(VG)가 형성된다. 가상 접지(VG)는, 제 1 및 제 2 타입 커패시터 어레이(321, 341) 쪽에서 형성되는 기생 커패시턴스의 영향과, 전하 재분배기(361) 쪽에서 형성되는 기생 커패시턴스의 영향을 각각 제거하는 역할을 수행한다. 이와 같이 가상 접지(VG)는 기생 커패시턴스에 의해 유발되는 변환 오차를 제거해 주어, 본 발명의 디지털-아날로그 변환기(301)가 보다 정확한 데이터 변환 결과를 발생할 수 있도록 한다. OP 앰프(362)의 반전 입력단자(-)와 출력단자 사이에는 스위치(364)와 제 5 커패시터(365)가 병렬로 연결된다. 제 5 커패시터(365)는 제 1 타입 커패시터 어레이(321)에 구비된 커패시터들 중 가장 용량이 큰 제 1 커패시터(31)와 동일한 용량(예를 들면, 4C)을 갖도록 구성된다.
앞에서 설명한 바와 같이, 본 발명에 따른 4 비트 디지털-아날로그 변환기(301)는 가중 커패시터 타입의 제 1 타입 커패시터 어레이(321)를 통해 상위 2 비트를 설정하고, 전하 공유 커패시터 타입의 제 2 타입 커패시터 어레이(341)를 통해 하위 2 비트를 설정하는 구성을 갖는다. 따라서, 최상위 비트(MSB)를 설정하는 제 1 커패시터(31)의 용량과 제 5 커패시터(365)의 용량이 가중 커패시터 타입 하나로만 구성되는 종래의 커패시터 어레이보다 현저히 작아지게 된다. 예를 들면, 4 비트 이상의 디지털-아날로그 변환기의 경우 커패시터 어레이의 용량은 종래의 1/2 이하 수준으로 작아지게 되고, 8 비트의 디지털-아날로그 변환기의 경우 커패시터 어레이의 용량은 종래의 1/6 내지 1/8 수준으로 작아지게 된다. 따라서, 칩 사이즈가 종래에 비해 현저히 줄어들게 된다. 또한, 본 발명에 따른 디지털-아날로그 변환기(301)는 전하 공유 커패시터 타입의 제 2 타입 커패시터 어레이(341)를 통해 하위 2 비트만을 설정하기 때문에, 전하 공유 커패시터 방식 하나로만 구성되는 종래의 커패시터 어레이에 비해 사이클 주기가 1/2 수준으로 줄어들게 된다. 따라서, 반복되는 사이클 주기로 인한 전력 소모가 종래에 비해 현저히 줄어들게 된다.
본 발명에 따른 디지털-아날로그 변환기(301)와, 이를 이용한 아날로그-디지털 변환기(1000)의 동작을 살펴보면 다음과 같다.
도 5의 (b)를 참조하면, 본 발명의 디지털-아날로그 변환기(301)는 초기 동작시 접지와 접속되는 모든 스위치들이 스위칭 온 되어, 전하 재분배기(361)와 제 1 및 제 2 타입 커패시터 어레이(321, 341)에 포함된 모든 커패시터들이 방전 및 초기화된다. 초기화 동작이 수행되고 난 후, 전하 재분배기(361)에 구비된 스위치(364)는 스위칭 오프(즉, 열린) 상태를 유지한다. 스위치(364)가 스위칭 오프 되어 있는 동안(즉, 열려 있는 동안) 제 5 커패시터(365)가 충전 및 방전 동작을 수 행하게 된다.
도 3 및 도 6의 (a)를 참조하면, 초기화가 수행되고 난 후 SAR(400)은 최상위 비트(MSB)가 '1'로 설정되고 나머지 비트들이 '0'으로 설정된 디지털 신호를 발생한다. 이때 발생되는 디지털 신호는 '1000'의 디지털 코드를 갖는다. 디지털-아날로그 변환기(301)는 SAR(400)로부터 발생된 '1000'의 디지털 신호에 응답해서, 제 1 타입 커패시터 어레이(321)에 포함된 스위치들 중 최상위 비트(MSB)에 대응되는 스위치(S1)를 기준전압(Vref)에 연결한다. 이때, 제 1 타입 커패시터 어레이(321)의 나머지 스위치들은 접지에 연결된 초기 상태를 유지한다. 그리고, 제 2 타입 커패시터 어레이(340)에 포함된 스위치들 역시 접지에 연결된 초기 상태를 유지한다. 그 결과, 제 1 커패시터(31)와 제 5 커패시터(365)에 기준전압(Vref)이 충전된다. 이때의 전하의 이동 경로는 도 6의 (a)의 화살표와 같다.
디지털-아날로그 변환기(301)는 제 5 커패시터(365)의 커패시턴스 값을 근거로 하여 디지털 신호 '1000'에 대응되는 아날로그 신호를 발생한다. 디지털-아날로그 변환기(301)로부터 발생된 아날로그 신호는 비교기(200)로 출력된다. 비교기(200)는 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호를 비교한다.
비교기(200)에서의 비교 결과 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호가 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호보다 크면, SAR(400)은 디지털 신호의 MSB를 '0'으로 재설정하고, 작으면 '1'의 상태를 유지한다. 그리고 나서 SAR(400)은 디지털 신호의 MSB 다음 비트의 값을 '1'로 설정한다. 이를 위해 대응되는 스위치들이 도 6의 (b) 및 (c)와 같이 스위칭 온/오프 된다.
도 6의 (b)에는 디지털 신호의 MSB를 '0'으로 재설정한 후에 MSB 다음 비트의 값을 '1'로 설정한 경우의 디지털-아날로그 변환기(301)의 동작이 도시되어 있다. 이 경우, 디지털 신호는 '0100'의 값을 갖는다. 제 1 커패시터(31)는 이전에 기준전압(Vref) 레벨로 충전되었다가 기준전압(Vref) 만큼 다시 방전된다. 제 2 커패시터(32)는 이전에 접지 레벨로 초기화되었다가 기준전압(Vref) 만큼 충전된다. 제 1 커패시터(31)의 방전 동작과 제 2 커패시터(32)의 충전 동작에 따라서, 전하 재분배기(361)의 제 5 커패시터(365)에는 Vref - Vref/2에 대응되는 전하가 충전된다. 즉, 전하 재분배기(361)는 감산 동작을 수행하게 되며, 이때의 전하의 이동 경로는 도 6의 (b)의 화살표와 같다.
도 6의 (c)에는 디지털 신호의 MSB를 '1'로 유지한 채 MSB 다음 비트의 값을 '1'로 설정한 경우의 디지털-아날로그 변환기(301)의 동작이 도시되어 있다. 이 경우, 디지털 신호는 '1100'의 값을 갖는다. 제 1 커패시터(31)는 이전에 기준전압(Vref) 레벨로 충전된 상태를 그대로 유지한다. 제 2 커패시터(32)는 이전에 접지 레벨로 초기화되었다가 기준전압(Vref) 만큼 충전된다. 제 2 커패시터(32)의 충전 동작에 따라서, 전하 재분배기(361)의 제 5 커패시터(365)에 충전되는 전하의 양은 Vref + Vref/2가 된다. 즉, 전하 재분배기(361)는 가산 동작을 수행하게 되며, 이때의 전하의 이동 경로는 도 6의 (c)의 화살표와 같다.
디지털-아날로그 변환기(301)는 전하가 재분배된 결과인 제 5 커패시터(365)의 커패시턴스 값을 근거로 하여 디지털 신호에 대응되는 아날로그 신호를 발생한 다. 디지털-아날로그 변환기(301)로부터 발생된 아날로그 신호는 다시 비교기(200)로 입력되어 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 비교된다. SAR(400)은 비교기(200)의 비교 결과에 따라서 디지털 신호의 상위 두번째 비트 값을 유지 또는 재설정한다. 이상과 같이 제 1 타입 커패시터 어레이(321)를 이용하여 상위 2 비트가 모두 설정되고 나면, 본 발명의 디지털-아날로그 변환기(301)는 제 2 타입 커패시터 어레이(341)를 이용하여 하위 2 비트를 순차적으로 설정한다. 디지털-아날로그 변환기(301)에서 하위 2 비트를 설정하는 방식은 도 7의 (a) 내지 (c)에 도시되어 있다.
도 3 및 도 7의 (a)를 참조하면, 본 발명의 디지털-아날로그 변환기(301)는 하위 2비트를 설정함에 있어서, 2개의 하위비트 중 하위 두 번째 비트의 값을 먼저 설정한다. 이 경우, 설정되는 디지털 신호는 'xx10'의 값에 해당되며, x는 돈 케어(don't care)를 의미한다. 하위 두 번째 비트 값을 설정하기 위해 디지털-아날로그 변환기(301)는, 제 2 타입 커패시터 어레이(341)의 제 3 커패시터(33)와 연결된 스위치(S6, S11)를 스위칭 온 한다. 제 4 커패시터(34)에 대응되는 스위치들은 접지 전압과 접속된 초기 상태를 그대로 유지한다. 그 결과, 제 3 커패시터(33)에는 기준전압(Vref)에 해당되는 전하가 충전되고, 전하 재분배기(361)의 제 5 커패시터(365)에는 Vref/4의 전하가 각각 충전된다. 이때의 전하의 이동 경로는 도 7의 (a)의 화살표와 같다.
디지털-아날로그 변환기(301)는 제 5 커패시터(365)의 커패시턴스 값을 근거로 하여 디지털 신호 'xx10'에 대응되는 아날로그 신호를 발생한다. 디지털-아날로 그 변환기(301)로부터 발생된 아날로그 신호는 비교기(200)로 출력된다. 비교기(200)는 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호를 비교한다.
도 7의 (b)는 디지털 신호의 다음 비트(즉, 최하위 비트)에 대해 가산 연산이 수행되는 경우의 디지털-아날로그 변환기(301)의 동작을 설명하기 위한 도면이다. 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호의 비교 결과, 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호가 작으면, 도 7의 (b)와 같이 다음 비트(즉, 최하위 비트)에 대해 가산 연산이 수행된다. 이 경우, 설정되는 디지털 신호는 'xx11'의 값에 해당된다.
디지털-아날로그 변환기(301)에서 가산 연산이 수행되기 위해서는, 먼저 하위 두 번째 비트에 대응되는 제 3 커패시터(33)와 접지를 연결하는 스위치(S12)가 스위칭 온 되어, 제 3 커패시터(33)와 전하 재분배기(361)와의 접속이 차단된다. 그리고, 제 3 커패시터(33)와 제 4 커패시터(34) 사이에 연결된 스위치(S8)와, 제 4 커패시터(34)와 전하 재분배기(361) 사이에 연결된 스위치(S13)이 스위칭 온 된다. 그 결과, 제 3 커패시터(33)에 충전되어 있던 기준전압(Vref)이 제 4 커패시터(34)와 제 5 커패시터(365)로 제공된다. 제 4 커패시터(34)에는 Vref/2에 해당되는 전하가 충전되고, 제 5 커패시터(365)에는 Vref/8에 해당되는 전하가 추가적으로 충전된다. 이 경우, 전하 재분배기(3641)의 제 5 커패시터(365)에서는 기존의 전하에 새로운 전하가 더해지는 가상 연산 동작이 수행되며, 결과적으로 Vref/4 + Vref/8의 전하가 충전된다. 그리고, 제 3 커패시터(33)에는 Vref/2에 해당되는 전하가 남게 된다. 이때의 전하의 이동 경로는 도 7의 (b)의 화살표와 같다.
도 7의 (c)는 디지털 신호의 다음 비트(즉, 최하위 비트)에 대해 감산 연산이 수행되는 경우의 디지털-아날로그 변환기(301)의 동작을 설명하기 위한 도면이다. 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호의 비교 결과, 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호가 크면, 도 7의 (c)와 같이 다음 비트(즉, 최하위 비트)에 대해 감산 연산이 수행된다. 이 경우, 설정되는 디지털 신호는 'xx01'의 값에 해당된다.
최하위 비트에 대해 감산 연산이 수행되기 위해서는, 스위치(S11)가 스위칭 온 상태를 그대로 유지하여 제 3 커패시터(33)와 전하 재분배기(361)를 전기적으로 접속시킨다. 이 상태에서 제 3 커패시터(33)와 제 4 커패시터(34) 사이에 연결된 스위치(S8)가 스위칭 온 되고, 제 4 커패시터(34)와 접지 사이에 연결된 스위치(S14)가 스위칭 온 된다. 그 결과, 제 3 커패시터(33)에 충전되어 있던 기준전압(Vref)이 제 4 커패시터(34)로 제공되고, 이와 함께 전하 재분배기(361)의 제 5 커패시터(365)에 충전되어 있던 전하가 제 3 커패시터(33) 및 제 4 커패시터(34)로 제공된다. 제 5 커패시터(365)로부터 제 3 커패시터(33) 및 제 4 커패시터(34)로 제공되는 전하의 양은 Vref/8에 해당된다. 이 경우, 제 5 커패시터(365)는 기존에 충전되어 있던 전하(Vref/4)에서 Vref/8 만큼을 감산하는 감산 연산을 수행하게 된다. 도 7의 (c)에 도시된 감산 동작에 따르면, 제 3 커패시터(33)에는 Vref/2의 전 하가 남게 되고, 제 4 커패시터(34)에는 Vref/2의 전하가 충전된다. 그리고, 제 5 커패시터(365)에는 Vref/4 - Vref/8의 전하가 남게 된다. 이때의 전하의 이동 경로는 도 7의 (c)의 화살표와 같다.
이상과 같이 감상 동작 또는 가산 동작을 통해 하위 두번째 비트에 대한 재설정 동작과 최하위 비트의 설정이 수행되고 나면, 설정된 디지털 데이터 값에 대한 아날로그 변환 결과가 비교기(200)로 출력된다. 비교기(200)는 샘플 앤 홀드 회로(500)로부터 제공되는 샘플링 신호와 디지털-아날로그 변환기(301)로부터 제공되는 아날로그 신호를 비교한다. 그리고, 상기 비교 결과를 근거로 하여 기 설정된 최하위 비트 값을 '1'로 유지할 것인지 또는 '0'으로 재설정할 것인지를 결정한다.
도 8은 본 발명의 아날로그-디지털 변환기의 전력 소모를 보여주는 그래프이다. 도 8에 도시된 그래프는 CMOS 0.35-㎛의 프로세스에 의해 형성된 아날로그-디지털 변환기에 대한 시뮬레이션 결과로서, 사용된 전압은 3.3V이고, 입력 전압의 범위(input voltage range)는 1V의 값을 갖는다. 클럭 주파수는 3.3㎒이고, 디지털 비트 수는 8 비트로 구성된다. 단위 커패시터의 사이즈(unit capacitor size ; C)는 100fF의 값을 가지며, 8 비트에 해당되는 전체 커패시턴스 값은 6.6pF의 값을 가진다.
도 8을 참조하면, 본 발명의 아날로그-디지털 변환기는 다양한 샘플링 레이트를 지원할 수 있으며, 샘플링 레이트의 변화와 상관없이 낮은 레벨의 전력을 소모함을 알 수 있다. 즉, 본 발명에 따른 아날로그-디지털 변환기는 전체 커패시턴스 값이 6.6pF에 불과한 작은 커패시턴스 값을 가지도록 구성될 수 있으며, 높은 샘플링 레이트와 낮은 전력 소모 특성을 제공할 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 디지털-아날로그 변환기(300, 301)는 가중 커패시터 타입의 제 1 타입 커패시터 어레이(320, 321)를 통해 상위 N/2 비트(예를 들면 2비트)를 설정하고, 전하 공유 커패시터 타입의 제 2 타입 커패시터 어레이(340, 341)를 통해 하위 N/2 비트(예를 들면 2비트)를 설정하는 구성을 갖는다. 따라서, 전체 커패시턴스의 용량이 가중 커패시터 타입 하나로만 구성되는 종래의 커패시터 어레이보다 현저히 작아지게 된다. 예를 들면, 4 비트 이상의 디지털-아날로그 변환기의 경우 커패시터 어레이의 용량은 종래의 1/2 이하 수준으로 작아지게 되고, 8 비트의 디지털-아날로그 변환기의 경우 커패시터 어레이의 용량은 종래의 1/6 내지 1/8 수준으로 작아지게 된다. 따라서, 칩 사이즈가 종래에 비해 현저히 줄어들게 된다. 또한, 본 발명에 따른 디지털-아날로그 변환기(301)는 전하 공유 커패시터 타입의 제 2 타입 커패시터 어레이(341)를 통해 하위 N/2 비트(예를 들면 2비트)만을 설정하기 때문에, 전하 공유 커패시터 방식 하나로만 구성되는 종래의 커패시터 어레이에 비해 사이클 주기가 1/2 수준으로 줄어들게 된다. 따라서, 반복되는 사이클 주기로 인한 전력 소모가 종래에 비해 현저히 줄어들게 된다.
이 외에도, 본 발명에 따른 디지털-아날로그 변환기(300, 301)는 가상 접지(VG)를 이용하여 제 1 및 제 2 타입 커패시터 어레이(320, 340)(321, 341) 쪽에서 형성되는 기생 커패시턴스의 영향과, 전하 재분배기(360, 361) 쪽에서 형성되는 기생 커패시턴스의 영향을 각각 제거한다. 가상 접지(VG)는 기생 커패시턴스에 의 해 유발되는 변환 오차를 제거해 주어, 본 발명의 디지털-아날로그 변환기(300, 301)가 보다 정확한 데이터 변환 결과를 발생할 수 있도록 한다. 그러므로, 본 발명의 디지털-아날로그 변환기(300, 301)를 이용한 아날로그-디지털 변환기(1000) 역시 본 발명의 디지털-아날로그 변환기(300, 301)의 장점을 모두 가지게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래 기술에 따른 아날로그-디지털 변환기의 전체 구성을 보여주는 블록도이다.
도 2는 종래의 아날로그-디지털 변환기 내부에 구비되는 종래의 디지털-아날로그 변환기의 구성을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 아날로그-디지털 변환기의 전체 구성을 보여주는 블록도이다.
도 4는 도 3에 도시된 내부 디지털-아날로그 변환기의 상세 구성을 보여주는 도면이다.
도 5 내지 도 7은 본 발명의 디지털-아날로그 변환기의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 아날로그-디지털 변환기의 전력 소모를 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
200 : 비교기 300 : 내부 디지털-아날로그 변환기
360, 361 : 전하 재분배기 400 : SAR
500 : 샘플 앤 홀드 회로 1000 : 아날로그-디지털 변환기
320, 321 : 제 1 타입 커패시터 어레이
340, 341 : 제 2 타입 커패시터 어레이

Claims (12)

  1. SAR(Successive Approximation Register)로부터 제공된 디지털 데이터에 응답해서, N 비트의 데이터 중 상위 N/2 비트에 대응되는 전압을 출력하는 제 1 타입 커패시터 어레이;
    상기 제 1 타입 커패시터 어레이에 병렬로 접속되고, 상기 SAR로부터 제공된 상기 디지털 데이터에 응답해서 상기 N 비트의 데이터 중 하위 N/2 비트에 대응되는 전압을 출력하는 제 2 타입 커패시터 어레이; 그리고
    병렬로 접속된 상기 제 1 및 제 2 타입 커패시터 어레이들에 직렬로 접속되어, 상기 제 1 및 제 2 타입 커패시터 어레이들로부터 출력된 상기 전압을 감산 또는 가산하여 전하량을 조절하고, 상기 조절된 전하량에 대응되는 아날로그 전압을 발생하는 전하 재분배기를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 제 1 타입 커패시터 어레이는 가중 커패시터 어레이인 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제 1 항에 있어서,
    상기 제 2 타입 커패시터 어레이는 전하 공유 커패시터 어레이인 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 타입 커패시터 어레이는 가상 접지를 통해 상기 전하 재분배기와 접속되는 것을 특징으로 하는 디지털-아날로그 변환기.
  5. 제 4 항에 있어서,
    상기 전하 재분배기는
    상기 가상 접지와 출력 단자 사이에 연결된 연산 증폭기;
    상기 연산 증폭기를 초기화하는 스위치; 그리고
    상기 SAR로부터 제공된 상기 디지털 데이터에 응답해서 상기 제 1 및 제 2 타입 커패시터 어레이들로부터 제공된 상기 전압을 가산 또는 감산하는 커패시터를 포함하며,
    상기 연산 증폭기는 상기 가산 또는 감산 결과를 상기 아날로그 전압으로 변환하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제 4 항에 있어서,
    상기 가상 접지는 상기 제 1 및 제 2 커패시터 어레이 측에 유발되는 기생 커패시턴스의 영향을 제거하는 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제 4 항에 있어서,
    상기 가상 접지는 상기 전하 재분배기 측에 유발되는 기생 커패시턴스의 영향을 제거하는 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제 4 항에 있어서,
    상기 가상 접지에는 상기 제 1 및 제 2 타입 커패시터 어레이와 상기 전하 재분배기를 전기적으로 접속 또는 차단하는 스위치가 더 구비되는 것을 특징으로 하는 디지털-아날로그 변환기.
  9. 제 1 항에 있어서,
    상기 전하 재분배기는 상기 제 1 및 제 2 타입 커패시터 어레이들로부터 제공된 상기 전압을 적분하는 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 제 1 항에 있어서,
    상기 전하 재분배기는 아날로그 버퍼 기능을 내장하는 것을 특징으로 하는 디지털-아날로그 변환기.
  11. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기가 단독으로 사용되는 경우, 가산 및 감산 동작 없이 상기 제 1 및 제 2 타입 커패시터 어레이들에 설정된 디지털 데이터가 상기 아날로그 신호로 변환되는 것을 특징으로 하는 디지털-아날로그 변환기.
  12. 입력된 디지털 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기;
    상기 아날로그 신호와 샘플링된 입력 신호를 비교하는 비교기; 그리고
    상기 비교 결과에 응답해서 상기 디지털 데이터 값을 결정하는 SAR(Successive Approximation Register)를 포함하며,
    상기 디지털-아날로그 변환기는 청구항 1에 기재된 것을 포함하는 것을 특징 으로 하는 아날로그-디지털 변환기.
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