JP6593808B2 - Ad変換器、半導体集積回路および回転検出装置 - Google Patents
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Description
コンパレータは、一般的に、製造ばらつきに起因するオフセット電圧が存在する。このため、比較電圧に対して、オフセット電圧分のずれが存在する。
図1は、本発明の実施の形態1におけるAD変換器の構成図である。図1におけるAD変換器は、Rail−to−Rail入力電圧範囲を有するコンパレータ101と、補正値を保持する記憶装置103と、ADC制御回路102から出力されるAD変換値12と記憶装置103に保持されている補正値とを用いて補正処理を行う補正回路104とを有することを特徴とする。
図5は、本発明の実施の形態2に係る補正回路104における補正値取得方法を示す説明図である。本実施の形態2は、図1のAD変換器において、図5に示す補正方法で補正処理を行うことを特徴とする。
図7は、本発明の実施の形態3におけるAD変換器の構成図である。図7におけるAD変換器は、Rail−to−Rail入力電圧範囲を有するコンパレータ111と、ADC制御回路112と、補正回路114を有することを特徴とする。
図9は、本発明の実施の形態4における補正回路114による、AD変換値に対する補正方法を示した説明図である。本実施の形態4は、図7のAD変換器において、図9に示す補正方法で補正処理を行うことを特徴とする。
図10は、本発明の実施の形態5におけるAD変換器の構成図である。図10におけるAD変換器は、NMOS差動入力段を有する複数のコンパレータ201とPMOS差動入力段を有する複数のコンパレータ202とから構成されるRail−to−Rail入力電圧範囲を有するコンパレータ115と、複数のコンパレータから1つの出力を選択するための多数決回路116と、出力選択回路203と、ADC制御回路112を有することを特徴とする。
本実施の形態6は、実施の形態5で説明したNMOS差動入力段を有する複数のコンパレータ201、およびPMOS差動入力段を有する複数のコンパレータ202のそれぞれにおいて、コンパレータを構成するトランジスタサイズが異なることを特徴とする。
図11は、本発明の実施の形態7における半導体集積回路300を示す構成図である。図11に示す半導体集積回路300は、センサ310から入力されるセンサ信号を増幅する増幅回路301と、増幅回路301の出力をデジタル信号に変換するAD変換器302と、AD変換器302の出力を信号処理するデジタル回路303とを備える。
本実施の形態8では、公知の回転検出装置を構成する半導体集積回路として、先の実施の形態7の半導体集積回路300を適用する場合について説明する。
Claims (5)
- グランド電圧から電源電圧までの全入力電圧範囲を有するコンパレータと、ADC制御回路と、補正回路と、記憶装置と、を備え、
前記コンパレータは、
前記グランド電圧よりも高く前記電源電圧よりも低い第1入力電圧から、前記電源電圧までの範囲で正常な比較動作を実行可能なNMOS差動入力段を有する第1コンパレータと、
前記グランド電圧から、前記第1入力電圧よりも高く前記電源電圧よりも低い第2入力電圧までの範囲で正常な比較動作を実行可能なPMOS差動入力段を有する第2コンパレータと、
入力電圧の大きさと前記補正回路の動作状態に応じて、前記第1コンパレータの出力か、前記第2コンパレータの出力か、を選択する出力選択回路と
を有して構成され、
前記補正回路は、
前記第1コンパレータおよび前記第2コンパレータがともに正常な比較動作を実行可能な、前記第1入力電圧以上であり前記第2入力電圧以下の入力電圧の領域に相当する共通領域内の同一入力電圧に対する、前記第1コンパレータを用いた場合の第1AD変換値と、前記第2コンパレータを用いた場合の第2AD変換値とを前記ADC制御回路を介して事前に取得し、前記同一入力電圧に対して得られた前記第1AD変換値および前記第2AD変換値に基づいて補正値を算出し、前記記憶装置に事前に記憶させておき、
前記補正値に基づく補正処理を実行することで、前記第1AD変換値と前記第2AD変換値とのオフセット誤差を抑制し、前記全入力電圧範囲において前記オフセット誤差が抑制された後のAD変換値を出力する
AD変換器。 - 前記補正回路は、
前記第1AD変換値と前記第2AD変換値との差分を前記補正値として算出しておき、
前記補正値を加算または減算する補正処理を実行することで、前記第1AD変換値と前記第2AD変換値とのオフセット誤差を抑制する
請求項1に記載のAD変換器。 - 前記補正回路は、
前記同一入力電圧に対する理想的なAD変換値を理想値としてあらかじめ保持しており、
前記第1AD変換値と前記理想値との差分を第1補正値として算出しておき、
前記第2AD変換値と前記理想値との差分を第2補正値として算出しておき、
前記第1AD変換値に対しては前記第1補正値を加算する補正処理を実行し、前記第2AD変換値に対しては前記第2補正値を加算する補正処理を実行することで、前記第1AD変換値と前記第2AD変換値とのオフセット誤差を抑制する
請求項1に記載のAD変換器。 - 請求項1から3のいずれか1項に記載のAD変換器を備えた半導体集積回路。
- 請求項4に記載の半導体集積回路を備えた回転検出装置。
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