JP3620352B2 - 多チャンネルｐｗｍデジタル・アナログコンバータ - Google Patents
多チャンネルｐｗｍデジタル・アナログコンバータ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、パルス幅変調型デジタル・アナログコンバータにおける信号処理に関するものである。
【０００２】
【従来の技術】
従来より、パルス幅変調（以下ＰＷＭという）方式により、入力されるデジタル値をその周期に対するデューティ比率に変調し、これをローパスフィルタ（ＬＰＦという）を介して平均化することにより、デジタル値に対応したアナログ信号を得るＰＷＭデジタル・アナログコンバータはよく知られている。
【０００３】
この種のＰＷＭデジタル・アナログコンバータは、比較的容易に高分解能とすることができ、一例として図３のような構成が考えられる。なお、ここでは４チャンネルの例を示す。
【０００４】
このコンバータは、Ｇ端子にラッチ信号が入力されるごとにデータバスのデジタルデータ値を保持するラッチ回路１０と、クロックＣｌｏｃｋによりカウントアップするカウンタ２０と、カウンタ値の零を検出するとＨｉｇｈ（以下Ｈｉと略す）レベル信号を出力する零検出回路３０と、２入力の値を比較し一致したときＨｉレベル信号を出力するイコールコンパレータ４０と、零検出回路３０の出力をＪ端子に受けると共にイコールコンパレータ４０の出力をＫ端子に受けＣｌｏｃｋをクロック端子に受けるＪＫフリップフロップ５０と、ＪＫフリップフロップの出力信号をバッファリングするバッファ６０からなるデジタル回路と、このデジタル回路の出力をアナログ化するためのＬＰＦ７０を有したアナログ回路を組み合わせたものである。
【０００５】
ＪＫフリップフロップ５０の出力は、図４に示すように、カウンタ値が零のときＬｏｗレベルからＨｉレベルに立ち上がり、カウンタ値がラッチ回路１０のデータ値と一致したときＨｉレベルからＬｏｗレベルに立ち下がる。
【０００６】
また、立ち上がるタイミングは常にカウンタ値が零のときであり、したがってカウンタが１周する時間が１周期となる。ＪＫフリップフロップ出力のＨｉレベルの領域はカウンタ値が零からデータ値までであるので、周期に対するＨｉレベルの領域の時間は全振幅に対するデータ値に相当する。
【０００７】
以上のようにして入力のデジタルデータ値に対応したＰＷＭ信号がＪＫフリップフロップ５０より出力される。このＰＷＭ信号はバッファを介し、次にＬＰＦ７０で平均化される。平均化されたアナログ信号はデジタルデータ値に対応した信号である。このようにして、デジタルデータ値に対応したアナログ信号を得ることができる。
【０００８】
【発明が解決しようとする課題】
ところで、多チャンネルのデジタル・アナログコンバータを実現するには、まず図３に示す回路を複数個組み合わせて実現することが考えられる。しかし、カウンタ２０は回路規模が大きいため、このような回路はできるだけ共有にするのが望ましい。デジタル回路においてはそのようなことが容易に実現できる。
【０００９】
例えば、図５に示すような構成が考えられる。このような構成によれば、複数のチャンネルを処理させても、８ビットのカウンタ２０と零検出回路３０は共有とすることができるため、回路を節約することができる。
【００１０】
ただし、ＰＷＭ出力信号が立ち上がるタイミングは、すべて零検出回路３０に依存するため、図６に示すように同時である。デジタル回路の出力が同時に変化すると、同時スイッチングノイズとして電源も含めて他の信号に影響を及ぼす。このようにノイズの重畳した信号では出力のエッジのタイミングも変動してしまい、デジタル・アナログコンバータとしての性能が落ちるという課題があった。
【００１１】
本発明は、上記の課題を解決するもので、高性能で安価な多チャンネルのＰＷＭデジタル・アナログコンバータを実現するものである。
【００１２】
【課題を解決するための手段】
このような目的を達成するために本発明では、
基準クロックによりカウントアップするカウンタと、
このカウンタのカウント値が所定の値になるのを検出する検出回路と、
入力のデジタルデータ値と前記カウンタのカウンタ値の一致を検出するイコールコンパレータと、
前記検出回路とコンパレータの各出力の状態に応じてＨｉレベルとＬｏｗレベルに反転し、入力のデジタルデータ値に対応したＰＷＭ信号を出力する手段と、
前記ＰＷＭ信号を平均化するローパスフィルタ
を備えたデジタル・アナログコンバータを複数個持ち、多チャンネルの入力デジタルデータ値を個別にデジタル・アナログ変換するように構成した多チャンネルＰＷＭデジタル・アナログコンバータであって、
前記各イコールコンパレータに入力するデジタルデータ値にチャンネル間で互いに異なるオフセット値を加えると共に前記各検出回路の所定の値を前記オフセット値とし、各チャンネルのＰＷＭ信号の立ち上がりが前記オフセット値に対応して互いにずれるように構成したことを特徴とする。
【００１３】
このような構成により、各チャンネルのＰＷＭ信号の立ち上がりのタイミングがずれ、同時スイッチングノイズの発生を防止することができる。また、チャンネル数に関係なくカウンタは１個ですみ、低コストでＰＷＭデジタル・アナログコンバータを実現できる。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係る多チャンネルＰＷＭデジタル・アナログコンバータの一実施例を示す構成図である。なお、実施例では、４チャンネルのコンバータを例に示してある。
【００１５】
本発明では、零検出を行っている第１チャンネル（ＣＨ１と表わす）を基準とし、ＣＨ２以降は加算器８０２〜８０４を設けて各データバスの値にＣＨ１に対する位相差分をオフセット値として加算しこれをラッチ回路１０２〜１０４にそれぞれラッチするように構成している。
【００１６】
各チャンネル毎のオフセット値は、図２に示すようにすべてのチャンネル間でαずつずらしたような互いに異なる値とし、ＰＷＭ出力波形の位相がすべて重ならないようにしている。
【００１７】
また、ＣＨ２以降では、ＣＨ１の零検出回路３０に代えてオフセット検出回路９０１〜９０４を用いる。このオフセット検出回路は、カウンタ２０のカウンタ値がオフセット値になるとＨｉレベル信号を出力する。このオフセット値は加算器で加算したオフセット値と同等である。すなわち、ＣＨ２がα、ＣＨ３が２α、ＣＨ４が３αである。
【００１８】
このように構成することにより、ＰＷＭ出力波形は図２に示すようにそれぞれαずつずれたタイミングで立ち上がり、同時スイッチングのノイズ削減が可能となる。また、必要となるカウンタ２０はチャンネル数に関係なく１つであり、低コストを実現できる。
【００１９】
なお、データバスのデジタルデータ値にオフセット値を加算するために加算器を用いているが、これに代えて、マイクロプロセッサを援用しソフトウェアにより演算でオフセット値を加算しこれをラッチ回路に入力するようにしてもよい。
【００２０】
また、オフセット値はαずつずらした値としているが、必ずしもαずつ異ならせる必要はなく、α，β，γ，．．．（α≠β≠γ，．．．）のオフセット値でもよい。
【００２１】
また、チャンネル順にオフセット値の大きさが増加するように設定する必要もない。チャンネル順に減少あるいは順不動であってもよい。ただし、各チャンネルごとに加算するオフセット値とオフセット検出回路で検出するオフセット値とは等しくなっている必要がある。
【００２２】
また、零検出はＣＨ１に限らず、他のチャンネルであってもよい。あるいはまた、すべてのチャンネルに対してオフセット値を加算して変換するように構成してもよい。
【００２３】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００２４】
【発明の効果】
以上説明したように本発明によれば、簡単な構成でＰＷＭ出力波形の位相をずらして信号処理することにより、低コストで高性能な多チャンネルのＰＷＭデジタル・アナログコンバータを容易に実現することができる。
【図面の簡単な説明】
【図１】本発明に係る多チャンネルＰＷＭデジタル・アナログコンバータの一実施例を示す構成図である。
【図２】各チャンネルのＰＷＭ出力波形の関係を示す図である。
【図３】ＰＷＭデジタル・アナログコンバータの構成図である。
【図４】図３のＰＷＭデジタル・アナログコンバータの出力波形図である。
【図５】図３のＰＷＭデジタル・アナログコンバータを用いて多チャンネルＰＷＭデジタル・アナログコンバータを構成した場合の構成図である。
【図６】図５のＰＷＭデジタル・アナログコンバータの各チャンネルの出力波形の関係を示す図である。
【符号の説明】
１０１〜１０４ ラッチ回路
２０ カウンタ
３０ 零検出回路
４０１〜４０４ イコールコンパレータ
５０１〜５０４ ＪＫフリップフロップ
６０１〜６０４ バッファ
７０１〜７０４ ＬＰＦ
８０２〜８０４ 加算器
９０１〜９０４ オフセット検出回路
【発明の属する技術分野】
本発明は、パルス幅変調型デジタル・アナログコンバータにおける信号処理に関するものである。
【０００２】
【従来の技術】
従来より、パルス幅変調（以下ＰＷＭという）方式により、入力されるデジタル値をその周期に対するデューティ比率に変調し、これをローパスフィルタ（ＬＰＦという）を介して平均化することにより、デジタル値に対応したアナログ信号を得るＰＷＭデジタル・アナログコンバータはよく知られている。
【０００３】
この種のＰＷＭデジタル・アナログコンバータは、比較的容易に高分解能とすることができ、一例として図３のような構成が考えられる。なお、ここでは４チャンネルの例を示す。
【０００４】
このコンバータは、Ｇ端子にラッチ信号が入力されるごとにデータバスのデジタルデータ値を保持するラッチ回路１０と、クロックＣｌｏｃｋによりカウントアップするカウンタ２０と、カウンタ値の零を検出するとＨｉｇｈ（以下Ｈｉと略す）レベル信号を出力する零検出回路３０と、２入力の値を比較し一致したときＨｉレベル信号を出力するイコールコンパレータ４０と、零検出回路３０の出力をＪ端子に受けると共にイコールコンパレータ４０の出力をＫ端子に受けＣｌｏｃｋをクロック端子に受けるＪＫフリップフロップ５０と、ＪＫフリップフロップの出力信号をバッファリングするバッファ６０からなるデジタル回路と、このデジタル回路の出力をアナログ化するためのＬＰＦ７０を有したアナログ回路を組み合わせたものである。
【０００５】
ＪＫフリップフロップ５０の出力は、図４に示すように、カウンタ値が零のときＬｏｗレベルからＨｉレベルに立ち上がり、カウンタ値がラッチ回路１０のデータ値と一致したときＨｉレベルからＬｏｗレベルに立ち下がる。
【０００６】
また、立ち上がるタイミングは常にカウンタ値が零のときであり、したがってカウンタが１周する時間が１周期となる。ＪＫフリップフロップ出力のＨｉレベルの領域はカウンタ値が零からデータ値までであるので、周期に対するＨｉレベルの領域の時間は全振幅に対するデータ値に相当する。
【０００７】
以上のようにして入力のデジタルデータ値に対応したＰＷＭ信号がＪＫフリップフロップ５０より出力される。このＰＷＭ信号はバッファを介し、次にＬＰＦ７０で平均化される。平均化されたアナログ信号はデジタルデータ値に対応した信号である。このようにして、デジタルデータ値に対応したアナログ信号を得ることができる。
【０００８】
【発明が解決しようとする課題】
ところで、多チャンネルのデジタル・アナログコンバータを実現するには、まず図３に示す回路を複数個組み合わせて実現することが考えられる。しかし、カウンタ２０は回路規模が大きいため、このような回路はできるだけ共有にするのが望ましい。デジタル回路においてはそのようなことが容易に実現できる。
【０００９】
例えば、図５に示すような構成が考えられる。このような構成によれば、複数のチャンネルを処理させても、８ビットのカウンタ２０と零検出回路３０は共有とすることができるため、回路を節約することができる。
【００１０】
ただし、ＰＷＭ出力信号が立ち上がるタイミングは、すべて零検出回路３０に依存するため、図６に示すように同時である。デジタル回路の出力が同時に変化すると、同時スイッチングノイズとして電源も含めて他の信号に影響を及ぼす。このようにノイズの重畳した信号では出力のエッジのタイミングも変動してしまい、デジタル・アナログコンバータとしての性能が落ちるという課題があった。
【００１１】
本発明は、上記の課題を解決するもので、高性能で安価な多チャンネルのＰＷＭデジタル・アナログコンバータを実現するものである。
【００１２】
【課題を解決するための手段】
このような目的を達成するために本発明では、
基準クロックによりカウントアップするカウンタと、
このカウンタのカウント値が所定の値になるのを検出する検出回路と、
入力のデジタルデータ値と前記カウンタのカウンタ値の一致を検出するイコールコンパレータと、
前記検出回路とコンパレータの各出力の状態に応じてＨｉレベルとＬｏｗレベルに反転し、入力のデジタルデータ値に対応したＰＷＭ信号を出力する手段と、
前記ＰＷＭ信号を平均化するローパスフィルタ
を備えたデジタル・アナログコンバータを複数個持ち、多チャンネルの入力デジタルデータ値を個別にデジタル・アナログ変換するように構成した多チャンネルＰＷＭデジタル・アナログコンバータであって、
前記各イコールコンパレータに入力するデジタルデータ値にチャンネル間で互いに異なるオフセット値を加えると共に前記各検出回路の所定の値を前記オフセット値とし、各チャンネルのＰＷＭ信号の立ち上がりが前記オフセット値に対応して互いにずれるように構成したことを特徴とする。
【００１３】
このような構成により、各チャンネルのＰＷＭ信号の立ち上がりのタイミングがずれ、同時スイッチングノイズの発生を防止することができる。また、チャンネル数に関係なくカウンタは１個ですみ、低コストでＰＷＭデジタル・アナログコンバータを実現できる。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係る多チャンネルＰＷＭデジタル・アナログコンバータの一実施例を示す構成図である。なお、実施例では、４チャンネルのコンバータを例に示してある。
【００１５】
本発明では、零検出を行っている第１チャンネル（ＣＨ１と表わす）を基準とし、ＣＨ２以降は加算器８０２〜８０４を設けて各データバスの値にＣＨ１に対する位相差分をオフセット値として加算しこれをラッチ回路１０２〜１０４にそれぞれラッチするように構成している。
【００１６】
各チャンネル毎のオフセット値は、図２に示すようにすべてのチャンネル間でαずつずらしたような互いに異なる値とし、ＰＷＭ出力波形の位相がすべて重ならないようにしている。
【００１７】
また、ＣＨ２以降では、ＣＨ１の零検出回路３０に代えてオフセット検出回路９０１〜９０４を用いる。このオフセット検出回路は、カウンタ２０のカウンタ値がオフセット値になるとＨｉレベル信号を出力する。このオフセット値は加算器で加算したオフセット値と同等である。すなわち、ＣＨ２がα、ＣＨ３が２α、ＣＨ４が３αである。
【００１８】
このように構成することにより、ＰＷＭ出力波形は図２に示すようにそれぞれαずつずれたタイミングで立ち上がり、同時スイッチングのノイズ削減が可能となる。また、必要となるカウンタ２０はチャンネル数に関係なく１つであり、低コストを実現できる。
【００１９】
なお、データバスのデジタルデータ値にオフセット値を加算するために加算器を用いているが、これに代えて、マイクロプロセッサを援用しソフトウェアにより演算でオフセット値を加算しこれをラッチ回路に入力するようにしてもよい。
【００２０】
また、オフセット値はαずつずらした値としているが、必ずしもαずつ異ならせる必要はなく、α，β，γ，．．．（α≠β≠γ，．．．）のオフセット値でもよい。
【００２１】
また、チャンネル順にオフセット値の大きさが増加するように設定する必要もない。チャンネル順に減少あるいは順不動であってもよい。ただし、各チャンネルごとに加算するオフセット値とオフセット検出回路で検出するオフセット値とは等しくなっている必要がある。
【００２２】
また、零検出はＣＨ１に限らず、他のチャンネルであってもよい。あるいはまた、すべてのチャンネルに対してオフセット値を加算して変換するように構成してもよい。
【００２３】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００２４】
【発明の効果】
以上説明したように本発明によれば、簡単な構成でＰＷＭ出力波形の位相をずらして信号処理することにより、低コストで高性能な多チャンネルのＰＷＭデジタル・アナログコンバータを容易に実現することができる。
【図面の簡単な説明】
【図１】本発明に係る多チャンネルＰＷＭデジタル・アナログコンバータの一実施例を示す構成図である。
【図２】各チャンネルのＰＷＭ出力波形の関係を示す図である。
【図３】ＰＷＭデジタル・アナログコンバータの構成図である。
【図４】図３のＰＷＭデジタル・アナログコンバータの出力波形図である。
【図５】図３のＰＷＭデジタル・アナログコンバータを用いて多チャンネルＰＷＭデジタル・アナログコンバータを構成した場合の構成図である。
【図６】図５のＰＷＭデジタル・アナログコンバータの各チャンネルの出力波形の関係を示す図である。
【符号の説明】
１０１〜１０４ ラッチ回路
２０ カウンタ
３０ 零検出回路
４０１〜４０４ イコールコンパレータ
５０１〜５０４ ＪＫフリップフロップ
６０１〜６０４ バッファ
７０１〜７０４ ＬＰＦ
８０２〜８０４ 加算器
９０１〜９０４ オフセット検出回路
Claims (4)
- 基準クロックによりカウントアップするカウンタと、
このカウンタのカウント値が所定の値になるのを検出する検出回路と、
入力のデジタルデータ値と前記カウンタのカウンタ値の一致を検出するイコールコンパレータと、
前記検出回路とイコールコンパレータの各出力の状態に応じてＨｉレベルとＬｏｗレベルに反転し、入力のデジタルデータ値に対応したＰＷＭ信号を出力する手段と、
前記ＰＷＭ信号を平均化するローパスフィルタ
を備えたデジタル・アナログコンバータを複数個持ち、多チャンネルの入力デジタルデータ値を個別にデジタル・アナログ変換するように構成した多チャンネルＰＷＭデジタル・アナログコンバータであって、
前記各イコールコンパレータに入力するデジタルデータ値にチャンネル間で互いに異なるオフセット値を加えると共に前記各検出回路の所定の値を前記オフセット値とし、各チャンネルのＰＷＭ信号の立ち上がりが前記オフセット値に対応して互いにずれるように構成したことを特徴とする多チャンネルＰＷＭデジタル・アナログコンバータ。 - いずれかのチャンネルは前記オフセット値が零であることを特徴とする請求項１記載の多チャンネルＰＷＭデジタル・アナログコンバータ。
- 前記オフセット値はチャンネルの順に大きくまたは小さくなるように設定されたことを特徴とする請求項１記載の多チャンネルＰＷＭデジタル・アナログコンバータ。
- 各チャンネルのＰＷＭ信号の位相差が一定間隔となるように前記オフセット値を設定したことを特徴とする請求項１記載の多チャンネルＰＷＭデジタル・アナログコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756599A JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756599A JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028544A JP2001028544A (ja) | 2001-01-30 |
| JP3620352B2 true JP3620352B2 (ja) | 2005-02-16 |
Family
ID=16376627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19756599A Expired - Fee Related JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Country Status (1)
| Country | Link |
|---|---|
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| CN100423452C (zh) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/a转换电路以及实现d/a转换的方法 |
| DE10358274A1 (de) * | 2003-12-11 | 2005-07-21 | Conti Temic Microelectronic Gmbh | Verfahren zur pulsweitenmodulierten Ansteuerung einer Mehrzahl von Lastelementen |
| KR101043347B1 (ko) * | 2010-07-05 | 2011-06-21 | 제이엠씨엔지니어링 주식회사 | 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 |
| JP5862538B2 (ja) * | 2012-10-09 | 2016-02-16 | 株式会社デンソー | Ｐｗｍ制御装置 |
| JP7394577B2 (ja) * | 2019-10-11 | 2023-12-08 | 日鉄ステンレス株式会社 | フェライト系ステンレス鋼スラブ、及び、鋼板の製造方法 |
-
1999
- 1999-07-12 JP JP19756599A patent/JP3620352B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001028544A (ja) | 2001-01-30 |
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