JPH0821859B2 - Ｄ／ａ変換方式 - Google Patents
Ｄ／ａ変換方式Info
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- JPH0821859B2 JPH0821859B2 JP62006186A JP618687A JPH0821859B2 JP H0821859 B2 JPH0821859 B2 JP H0821859B2 JP 62006186 A JP62006186 A JP 62006186A JP 618687 A JP618687 A JP 618687A JP H0821859 B2 JPH0821859 B2 JP H0821859B2
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- Japan
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- output
- input
- digital value
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーディオ機器等に使用するに適した高精
度、高S/NのD/A変換方式に関する。
度、高S/NのD/A変換方式に関する。
１データ変換時間の間の出力が２値以上をとるD/A変
換器の代表的な例として、PWM方式やPNM方式のD/A変換
器がある。
換器の代表的な例として、PWM方式やPNM方式のD/A変換
器がある。
周知のようにPWM方式のD/A変換器では、１データ変換
時間の間に入力のディジタル値に対応した長さだけ１レ
ベルまたは０レベルの値を連続して出力し、PNM方式のD
/A変換器では、１データ変換時間の間に１レベルまたは
０レベルの値を入力のディジタル値に対応した回数だけ
交互に出力して、ディジタル値をアナログ値に変換す
る。
時間の間に入力のディジタル値に対応した長さだけ１レ
ベルまたは０レベルの値を連続して出力し、PNM方式のD
/A変換器では、１データ変換時間の間に１レベルまたは
０レベルの値を入力のディジタル値に対応した回数だけ
交互に出力して、ディジタル値をアナログ値に変換す
る。
そして、従来のPWM方式のD/A変換器（特開昭60−9172
7号公報）においては、出力アナログ信号のパワー中心
位置が入力のディジタル値に関係なく常に一定になるよ
うにしている。
7号公報）においては、出力アナログ信号のパワー中心
位置が入力のディジタル値に関係なく常に一定になるよ
うにしている。
第３図は従来のPWM方式のD/A変換方式の説明図であ
り、２ビット入力の時の出力波形を例として示したもの
である。このD/A変換方式においては、出力アナログ信
号のパワー中心位置が入力のディジタル値に関係なく常
に一定としているから、ジッタ雑音の発生がなくなり、
出力のS/N比を向上することができる。
り、２ビット入力の時の出力波形を例として示したもの
である。このD/A変換方式においては、出力アナログ信
号のパワー中心位置が入力のディジタル値に関係なく常
に一定としているから、ジッタ雑音の発生がなくなり、
出力のS/N比を向上することができる。
しかし、このようなD/A変換方式においては、クロッ
クのデューティが50％でなくとも高精度な波形とするた
めには、例えば２ビット入力の時には８クロックが必要
であるから、速度の速い出力バッファを用いる必要があ
り、出力バッファの電力が大きくなり、また不要輻射が
多くなる。
クのデューティが50％でなくとも高精度な波形とするた
めには、例えば２ビット入力の時には８クロックが必要
であるから、速度の速い出力バッファを用いる必要があ
り、出力バッファの電力が大きくなり、また不要輻射が
多くなる。
本発明は上述の課題を解決するためになされたもの
で、速度の遅い出力バッファを用いることができ、出力
バッファの電力が小さくなり、また不要輻射を低減する
ことができるD/A変換方式を提供することを目的とす
る。
で、速度の遅い出力バッファを用いることができ、出力
バッファの電力が小さくなり、また不要輻射を低減する
ことができるD/A変換方式を提供することを目的とす
る。
この目的を達成するため、本発明においては （ａ）PWMとPNMのいずれかの方式のD/A変換器を２個用
い、第１のD/A変換器には正規のディジタル信号を、第
２のD/A変換器には符号を反転したディジタル信号をそ
れぞれ入力し、第１のD/A変換器の出力アナログ信号の
パワー中心位置が各データ出力期間の定められた位置か
ら入力のディジタル値に対応してｔ秒だけずれる場合
に、第２のD/A変換器からは各データ出力期間の定めら
れた位置から入力のディジタル値に対応して−ｔ秒だけ
反対方向にずれたところにパワー中心位置がある逆相の
アナログ信号を出力させ、第１のD/A変換器出力に第２
のD/A変換器出力を減算して出力することにより、その
出力アナログ信号のパワー中心位置が入力のディジタル
値と関係なく常に一定となるようにし、あるいは、 （ｂ）PWMとPNMのいずれかの方式のD/A変換器を２個用
い、第１のD/A変換器と第２のD/A変換器に同相のディジ
タル信号をそれぞれ入力し、第１のD/A変換器の出力ア
ナログ信号のパワー中心位置が各データ出力期間の定め
られた位置から入力のディジタル値に対応してｔ秒だけ
ずれる場合に、第２のD/A変換器からは各データ出力期
間の定められた位置から入力のディジタル値に対応して
−ｔ秒だけ反対方向にずれたところにパワー中心位置が
ある同相のアナログ信号を出力させ、第１のD/A変換器
出力に第２のD/A変換器出力を加算して出力することに
より、その出力アナログ信号のパワー中心位置が入力の
ディジタル値と関係なく常に一定となるようにする。
い、第１のD/A変換器には正規のディジタル信号を、第
２のD/A変換器には符号を反転したディジタル信号をそ
れぞれ入力し、第１のD/A変換器の出力アナログ信号の
パワー中心位置が各データ出力期間の定められた位置か
ら入力のディジタル値に対応してｔ秒だけずれる場合
に、第２のD/A変換器からは各データ出力期間の定めら
れた位置から入力のディジタル値に対応して−ｔ秒だけ
反対方向にずれたところにパワー中心位置がある逆相の
アナログ信号を出力させ、第１のD/A変換器出力に第２
のD/A変換器出力を減算して出力することにより、その
出力アナログ信号のパワー中心位置が入力のディジタル
値と関係なく常に一定となるようにし、あるいは、 （ｂ）PWMとPNMのいずれかの方式のD/A変換器を２個用
い、第１のD/A変換器と第２のD/A変換器に同相のディジ
タル信号をそれぞれ入力し、第１のD/A変換器の出力ア
ナログ信号のパワー中心位置が各データ出力期間の定め
られた位置から入力のディジタル値に対応してｔ秒だけ
ずれる場合に、第２のD/A変換器からは各データ出力期
間の定められた位置から入力のディジタル値に対応して
−ｔ秒だけ反対方向にずれたところにパワー中心位置が
ある同相のアナログ信号を出力させ、第１のD/A変換器
出力に第２のD/A変換器出力を加算して出力することに
より、その出力アナログ信号のパワー中心位置が入力の
ディジタル値と関係なく常に一定となるようにする。
このD/A変換方式においては、例えば２ビット入力の
時には４クロックでクロックのデューティが50％でなく
とも高精度な波形とすることができ、従来のD/A変換方
式に比較してクロック数を1/2にすることができる。
時には４クロックでクロックのデューティが50％でなく
とも高精度な波形とすることができ、従来のD/A変換方
式に比較してクロック数を1/2にすることができる。
第１図はPWM方式のD/A変換器を２個用いた本発明の実
施例の説明図であり、入力が２ビットのときの第１のD/
A変換器出力波形、第２のD/A変換器出力波形および第１
のD/A変換器出力波形から第２のD/A変換器出力波形を減
算した出力波形を例として示したものである。
施例の説明図であり、入力が２ビットのときの第１のD/
A変換器出力波形、第２のD/A変換器出力波形および第１
のD/A変換器出力波形から第２のD/A変換器出力波形を減
算した出力波形を例として示したものである。
第２図は本実施例の回路構成を示す図である。20、21
はPWM方式のD/A変換器で、第１のD/A変換器20には正規
のディジタル信号（２ビット）をそのまま入力し、第２
のD/A変換器21にはインバータ19で符号反転したディジ
タル信号を入力する。
はPWM方式のD/A変換器で、第１のD/A変換器20には正規
のディジタル信号（２ビット）をそのまま入力し、第２
のD/A変換器21にはインバータ19で符号反転したディジ
タル信号を入力する。
第１図に示すように、第２のD/A変換器21の出力は第
１のD/A変換器20の出力に対して逆相であり、かつ第１
のD/A変換器出力のパワー中心位置が各データ出力期間
の定められた位置から入力のディジタル値に対応してｔ
秒だけずれる場合に、第２のD/A変換器出力は各データ
出力期間の定められた位置から入力のディジタル値に対
応して−ｔ秒だけ反対方向にずれるようにする。
１のD/A変換器20の出力に対して逆相であり、かつ第１
のD/A変換器出力のパワー中心位置が各データ出力期間
の定められた位置から入力のディジタル値に対応してｔ
秒だけずれる場合に、第２のD/A変換器出力は各データ
出力期間の定められた位置から入力のディジタル値に対
応して−ｔ秒だけ反対方向にずれるようにする。
このようにすると、第１のD/A変換器出力と第２のD/A
変換器出力とをアナログ減算機22に入れ減算した出力ア
ナログ信号のパワー中心位置は、第１図に示すように入
力のディジタル値に関係なく常に一定の位置になる。
変換器出力とをアナログ減算機22に入れ減算した出力ア
ナログ信号のパワー中心位置は、第１図に示すように入
力のディジタル値に関係なく常に一定の位置になる。
このD/A変換方式においては、出力アナログ信号のパ
ワー中心位置を入力のディジタル値に関係なく常に一定
としているから、ジッタ雑音の発生がなくなり、出力の
S/N比を向上することができる。しかも、例えば２ビッ
ト入力の時には４クロックでクロックのデューティが50
％でなくとも高精度な波形とすることができ、従来のD/
A変換方式に比較してクロック数を1/2にすることができ
るから、速度の遅い出力バッファを用いることができ、
出力バッファの電力が小さくなり、また不要輻射を低減
することができる。
ワー中心位置を入力のディジタル値に関係なく常に一定
としているから、ジッタ雑音の発生がなくなり、出力の
S/N比を向上することができる。しかも、例えば２ビッ
ト入力の時には４クロックでクロックのデューティが50
％でなくとも高精度な波形とすることができ、従来のD/
A変換方式に比較してクロック数を1/2にすることができ
るから、速度の遅い出力バッファを用いることができ、
出力バッファの電力が小さくなり、また不要輻射を低減
することができる。
本実施例中のPWM方式のD/A変換器20、21をPNM方式のD
/A変換器で置き換えても、同様の結果が得られることは
上記説明から容易に理解されよう。
/A変換器で置き換えても、同様の結果が得られることは
上記説明から容易に理解されよう。
また、PWM、PNMのいずれかの方式のD/A変換器を２個
用い、第１のD/A変換器と第２のD/A変換器に同相のディ
ジタル信号を入力して、第１のD/A変換出力のパワー中
心位置が各データ出力期間の定められた位置から入力の
ディジタル値に対応してｔ秒だけずれる場合に、第２の
D/A変換器からは各データ出力期間の定められた位置か
ら入力のディジタル値に対応して−ｔ秒だけ反対方向に
ずれた同相のアナログ信号を出力させ、第１のD/A変換
器出力と第２のD/A変換器出力を加算して出力すること
により、その出力アナログ信号のパワー中心位置が入力
のディジタル値と関係なく常に一定となることも上記の
説明から自明である。
用い、第１のD/A変換器と第２のD/A変換器に同相のディ
ジタル信号を入力して、第１のD/A変換出力のパワー中
心位置が各データ出力期間の定められた位置から入力の
ディジタル値に対応してｔ秒だけずれる場合に、第２の
D/A変換器からは各データ出力期間の定められた位置か
ら入力のディジタル値に対応して−ｔ秒だけ反対方向に
ずれた同相のアナログ信号を出力させ、第１のD/A変換
器出力と第２のD/A変換器出力を加算して出力すること
により、その出力アナログ信号のパワー中心位置が入力
のディジタル値と関係なく常に一定となることも上記の
説明から自明である。
〔発明の効果〕 以上説明したように、本発明に係るD/A変換方式にお
いては、従来のD/A変換方式に比較してクロック数を1/2
にすることができるから、速度の遅い出力バッファを用
いることができ、出力バッファの電力が小さくなり、ま
た不要輻射を低減することができる。
いては、従来のD/A変換方式に比較してクロック数を1/2
にすることができるから、速度の遅い出力バッファを用
いることができ、出力バッファの電力が小さくなり、ま
た不要輻射を低減することができる。
第１図はPWM方式のD/A変換器を２個用いた本発明の実施
例の説明図、第２図は第１図に示した実施例の回路構成
を示す図、第３図は従来のPWM方式のD/A変換方式の説明
図である。 19……インバータ 20……第１のD/A変換器 21……第２のD/A変換器 22……アナログ減算器
例の説明図、第２図は第１図に示した実施例の回路構成
を示す図、第３図は従来のPWM方式のD/A変換方式の説明
図である。 19……インバータ 20……第１のD/A変換器 21……第２のD/A変換器 22……アナログ減算器
Claims (2)
- 【請求項１】PWMとPNMのいずれかの方式のD/A変換器を
２個用い、第１のD/A変換器には正規のディジタル信号
を、第２のD/A変換器には符号を反転したディジタル信
号をそれぞれ入力し、第１のD/A変換器の出力アナログ
信号のパワー中心位置が各データ出力期間の定められた
位置から入力のディジタル値に対応してｔ秒だけずれる
場合に、第２のD/A変換器からは各データ出力期間の定
められた位置から入力のディジタル値に対応して−ｔ秒
だけ反対方向にずれたところにパワー中心位置がある逆
相のアナログ信号を出力させ、第１のD/A変換器出力に
第２のD/A変換器出力を減算して出力することにより、
その出力アナログ信号のパワー中心位置が入力のディジ
タル値と関係なく常に一定となるようにすることを特徴
とするD/A変換方式。 - 【請求項２】PWMとPNMのいずれかの方式のD/A変換器を
２個用い、第１のD/A変換器と第２のD/A変換器に同相の
ディジタル信号をそれぞれ入力し、第１のD/A変換器の
出力アナログ信号のパワー中心位置が各データ出力期間
の定められた位置から入力のディジタル値に対応してｔ
秒だけずれる場合に、第２のD/A変換器からは各データ
出力期間の定められた位置から入力のディジタル値に対
応して−ｔ秒だけ反対方向にずれたところにパワー中心
位置がある同相のアナログ信号を出力させ、第１のD/A
変換器出力に第２のD/A変換器出力を加算して出力する
ことにより、その出力アナログ信号のパワー中心位置が
入力のディジタル値と関係なく常に一定となるようにす
ることを特徴とするD/A変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006186A JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006186A JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176020A JPS63176020A (ja) | 1988-07-20 |
| JPH0821859B2 true JPH0821859B2 (ja) | 1996-03-04 |
Family
ID=11631524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006186A Expired - Lifetime JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821859B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787375B2 (ja) * | 1988-09-29 | 1995-09-20 | 日本ビクター株式会社 | Ｐｗｍ型ｄ／ａ変換器 |
| JPH0378321A (ja) * | 1989-08-22 | 1991-04-03 | Nippon Precision Circuits Kk | Ｄ／ａ変換回路 |
| JP2689712B2 (ja) * | 1990-09-27 | 1997-12-10 | 日本電気株式会社 | Ｐｗｍ変換回路 |
| JPH05145422A (ja) * | 1991-11-19 | 1993-06-11 | Matsushita Electric Ind Co Ltd | パルス変調方式およびｄ／ａ変換装置 |
| EP1429454A1 (en) * | 2002-12-11 | 2004-06-16 | Dialog Semiconductor GmbH | Center of gravity compensation of class-D amplifier |
| JP3736766B2 (ja) * | 2004-03-25 | 2006-01-18 | 株式会社 デジアン・テクノロジー | パルス幅変調方法および装置 |
| JP5219722B2 (ja) * | 2008-10-03 | 2013-06-26 | 新日本無線株式会社 | 変調方法、変調器およびａ／ｄ変換器 |
| JP5451317B2 (ja) * | 2009-10-29 | 2014-03-26 | 新日本無線株式会社 | 連続時間型多ビットδσａｄｃ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022681Y2 (ja) * | 1978-12-13 | 1985-07-05 | 株式会社日立製作所 | ディジタル・アナログ変換器 |
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
| JPS6091727A (ja) * | 1983-10-25 | 1985-05-23 | Sony Corp | デジタル・アナログ変換装置 |
-
1987
- 1987-01-16 JP JP62006186A patent/JPH0821859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63176020A (ja) | 1988-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |