JPS63176020A - Ｄ／ａ変換方式 - Google Patents
Ｄ／ａ変換方式Info
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- JPS63176020A JPS63176020A JP618687A JP618687A JPS63176020A JP S63176020 A JPS63176020 A JP S63176020A JP 618687 A JP618687 A JP 618687A JP 618687 A JP618687 A JP 618687A JP S63176020 A JPS63176020 A JP S63176020A
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- 238000000034 method Methods 0.000 claims description 16
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- 238000010586 diagram Methods 0.000 description 11
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- 238000004088 simulation Methods 0.000 description 5
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- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーディオ機器等に使用するに適した高精度
、高Ｓ／ＮのＤ／Ａ変換方式に関する。
、高Ｓ／ＮのＤ／Ａ変換方式に関する。
１データ変換時間の間の出力が２値以上をとるＤ／Ａ変
換器の代表的な例として、ＰＷＭ方式やＰＮＭ方式のＤ
／Ａ変換器がある。
換器の代表的な例として、ＰＷＭ方式やＰＮＭ方式のＤ
／Ａ変換器がある。
周知のようにＰＷＭ方式のＤ／Ａ変換器では、１データ
変換時間の間に入力のディジタル値に対応した長さだけ
１レベルまたはＯレベルの値を連続して出力し、ＰＮＭ
方式のＤ／Ａ変換器では、１データ変換時間の間に１レ
ベルとＯレベルの値を入力のディジタル値に対応した回
数だけ交互に出力して、ディジタル値をアナログ値に変
換する。
変換時間の間に入力のディジタル値に対応した長さだけ
１レベルまたはＯレベルの値を連続して出力し、ＰＮＭ
方式のＤ／Ａ変換器では、１データ変換時間の間に１レ
ベルとＯレベルの値を入力のディジタル値に対応した回
数だけ交互に出力して、ディジタル値をアナログ値に変
換する。
第７図（ａ）に２ビツト入力のときの従来のＰＷＭ方式
のＤ／Ａ変換器の出力波形を、第７図（ｂ）に２ビツト
入力のときの従来のＰＮＭ方式のＤ／Ａ変換器の出力波
形を示す。
のＤ／Ａ変換器の出力波形を、第７図（ｂ）に２ビツト
入力のときの従来のＰＮＭ方式のＤ／Ａ変換器の出力波
形を示す。
第８図はＰＷＭまたはＰＮＭ方式のＤ／Ａ変換器の使用
形態例を示したものであり、１１はディジタル入力、１
２は多ビット（たとえば１２〜１６ビツト）の入力ディ
ジタル値を２ビツトのディジタル値に変換するため必要
に応じて設けられるディジタル量子化器、１３は２ビツ
トのディジタル値を時間軸上に分解し、第７図（ａ）ま
たは（ｂ）のように１レベルと０レベルの２値の波形を
持つアナログ信号として出力するＰＷＭまたはＰＮＭ方
式のＤ／Ａ変換器、１４は出力アナログ信号を平滑化す
るフィルタである。
形態例を示したものであり、１１はディジタル入力、１
２は多ビット（たとえば１２〜１６ビツト）の入力ディ
ジタル値を２ビツトのディジタル値に変換するため必要
に応じて設けられるディジタル量子化器、１３は２ビツ
トのディジタル値を時間軸上に分解し、第７図（ａ）ま
たは（ｂ）のように１レベルと０レベルの２値の波形を
持つアナログ信号として出力するＰＷＭまたはＰＮＭ方
式のＤ／Ａ変換器、１４は出力アナログ信号を平滑化す
るフィルタである。
第９図は、１２に三重積分ノイズシェービング特性を持
つディジタル量子化器を、１３に理想Ｄ／Ａ変換器を用
いた場合に平滑化フィルタ１４を通して出力される波形
のスペクトラムをシミュレーションで求めたものであり
、第９図の中に示した帯域を使用帯域とすると、そのＳ
／Ｎは１０２ｄ Ｂ程度である。ここで理想Ｄ／Ａ変換
器とは、１データ変換時間の間の出力が入力のディジタ
ル値に対応してただ一つの値を持つ平坦波形であるもの
を言う。
つディジタル量子化器を、１３に理想Ｄ／Ａ変換器を用
いた場合に平滑化フィルタ１４を通して出力される波形
のスペクトラムをシミュレーションで求めたものであり
、第９図の中に示した帯域を使用帯域とすると、そのＳ
／Ｎは１０２ｄ Ｂ程度である。ここで理想Ｄ／Ａ変換
器とは、１データ変換時間の間の出力が入力のディジタ
ル値に対応してただ一つの値を持つ平坦波形であるもの
を言う。
第１０図は、第７図（ａ）に出力波形を示す従来のＰＷ
Ｍ方式のＤ／Ａ変換器を使用した場合の平滑化フィルタ
１４の出力のスペクトラムを第９図と同一条件のシミュ
レーションで求めたものであり、第９図と同一帯域で評
価すると、そのＳ／Ｎは５５ｄＢであり、第９図の理想
Ｄ／Ａ変換器を用いた場合に比べて、Ｓ／Ｎは４７ｄ
Ｂ劣化している。
Ｍ方式のＤ／Ａ変換器を使用した場合の平滑化フィルタ
１４の出力のスペクトラムを第９図と同一条件のシミュ
レーションで求めたものであり、第９図と同一帯域で評
価すると、そのＳ／Ｎは５５ｄＢであり、第９図の理想
Ｄ／Ａ変換器を用いた場合に比べて、Ｓ／Ｎは４７ｄ
Ｂ劣化している。
図示は省略するが、第７図（ｂ）に出力波形を示す従来
のＰＮＭ方式のＤ／Ａ変換器を用いた場合にも同様に低
いＳ／Ｎを示す。
のＰＮＭ方式のＤ／Ａ変換器を用いた場合にも同様に低
いＳ／Ｎを示す。
このＳ／Ｎ劣化の原因は、第７図（ａ）、（ｂ）の波形
では各データ出力期間の初めの時刻からそれぞれの出力
アナログ信号のパワー中心位置までの時間が一定でない
ためにジッタ雑音が発生することにある。このため、従
来のＰＷＭ、ＰＮＭ方式のＤ／Ａ変換器は要求されるＳ
／Ｎが５０ｄＢ（８ビット精度）程度までなら使用可能
であるが、それ以上のＳ／Ｎを必要とするオーディオ機
器等には使用できないという重大な欠点を有していた。
では各データ出力期間の初めの時刻からそれぞれの出力
アナログ信号のパワー中心位置までの時間が一定でない
ためにジッタ雑音が発生することにある。このため、従
来のＰＷＭ、ＰＮＭ方式のＤ／Ａ変換器は要求されるＳ
／Ｎが５０ｄＢ（８ビット精度）程度までなら使用可能
であるが、それ以上のＳ／Ｎを必要とするオーディオ機
器等には使用できないという重大な欠点を有していた。
本発明の目的は、上記従来技術におけるＳ／Ｎ劣化原因
を除去し、高精度、高Ｓ／ＮのＤ／Ａ変換方式を提供す
ることにある。
を除去し、高精度、高Ｓ／ＮのＤ／Ａ変換方式を提供す
ることにある。
上記目的を達成するため本発明は、ＰＷＭ、ＰＮＭ方式
等のように１データ変換時間の間の出力が２値以上をと
るＤ／Ａ変換器を用いてディジタル値をアナログ値に変
換するにあたり、出力アナログ信号のパワー中心位置を
、各データ出力期間の初めの時刻から一定時間離れたと
ころに置き、そのパワー中心位置を常に一定とすること
を主要な特徴としている。
等のように１データ変換時間の間の出力が２値以上をと
るＤ／Ａ変換器を用いてディジタル値をアナログ値に変
換するにあたり、出力アナログ信号のパワー中心位置を
、各データ出力期間の初めの時刻から一定時間離れたと
ころに置き、そのパワー中心位置を常に一定とすること
を主要な特徴としている。
１データ変換時間の間の出力アナログ信号が２値以上を
とる場合でも、上記のように出力のパワー中心位置を、
入力のディジタル値に関係なく常に一定とすることで、
ジッタ雑音の発生がなくなり、理想Ｄ／Ａ変換器を用い
た場合と同等の高Ｓ／Ｎが得られる。
とる場合でも、上記のように出力のパワー中心位置を、
入力のディジタル値に関係なく常に一定とすることで、
ジッタ雑音の発生がなくなり、理想Ｄ／Ａ変換器を用い
た場合と同等の高Ｓ／Ｎが得られる。
第１図はＰＷＭ方式のＤ／Ａ変換器を用いた本発明の第
１実施例の説明図であり、２ビツト入力のときの出力波
形を例として示したものである。
１実施例の説明図であり、２ビツト入力のときの出力波
形を例として示したものである。
第１図（ａ）は正確な５０％デユーティのクロックを用
いた場合の例であり、従来技術の第７図（ａ）に相当す
る本発明の実施例である。第１図（ｂ）はクロックのデ
ユーティとは無関係に出力のパワー中心位置を一定にで
きる例であり、クロック周波数は第１図（ａ）の２倍と
する。
いた場合の例であり、従来技術の第７図（ａ）に相当す
る本発明の実施例である。第１図（ｂ）はクロックのデ
ユーティとは無関係に出力のパワー中心位置を一定にで
きる例であり、クロック周波数は第１図（ａ）の２倍と
する。
第１図（ａ）、（ｂ）のように、入力コードの最小値０
に対しては、１データ出力期間の半分程度のところに、
第１図（ａ）では半クロツク周期分、第１図（ｂ）では
１クロック周期分の長さだけ１レベルの値を出力する。
に対しては、１データ出力期間の半分程度のところに、
第１図（ａ）では半クロツク周期分、第１図（ｂ）では
１クロック周期分の長さだけ１レベルの値を出力する。
さらに、入力コードが１．２．３と増加するに従い、１
レベルを出力した位置の両側に、第１図（ａ）では半ク
ロツク周期分。
レベルを出力した位置の両側に、第１図（ａ）では半ク
ロツク周期分。
第１図（ｂ）では１クロック周期分ずつ１レベルを出力
する時間を増加していく、このようにすると、第１図（
ａ）、（ｂ）に示すように、１レベルとＯレベルの２値
を持つ出力アナログ信号のパワー中心位置は、入力のデ
ィジタル値とは無関係に常に各データ出力期間の中の一
定位置となる。
する時間を増加していく、このようにすると、第１図（
ａ）、（ｂ）に示すように、１レベルとＯレベルの２値
を持つ出力アナログ信号のパワー中心位置は、入力のデ
ィジタル値とは無関係に常に各データ出力期間の中の一
定位置となる。
第２図はＰＷＭ方式のＤ／Ａ変換器として第１図（ｂ）
の波形を出力するものを使用し、そのパワースペクトル
を第９図と同一条件のシミュレーションで求めたもので
、第９図と同一のパワースペクトルが得られ、そのＳ／
Ｎも１０２ｄＢとＰＷＭ方式のＤ／Ａ変換器を用いたた
めのＳ／Ｎ劣化は全くない。
の波形を出力するものを使用し、そのパワースペクトル
を第９図と同一条件のシミュレーションで求めたもので
、第９図と同一のパワースペクトルが得られ、そのＳ／
Ｎも１０２ｄＢとＰＷＭ方式のＤ／Ａ変換器を用いたた
めのＳ／Ｎ劣化は全くない。
この結果から明らかなように、従来技術では、ディジタ
ル量子化器に高精度のものを使用しても、前述したよう
にＰＷＭ方式のＤ／Ａ変換器でＳ／Ｎが大幅に劣化して
しまい、オーディオ用等の高Ｓ／Ｎを必要とするＤ／Ａ
変換器としては使用できなかったが、本実施例によれば
、Ｄ／Ａ変換器でのＳ／Ｎ劣化は全くないため、ディジ
タル量子化器に高精度のものを使用すると、 １００ｄ
Ｂ以上のＳ／Ｎを得ることが可能となり、高Ｓ／Ｎを必
要とするオーディオ機器等にも十分使用可能となる。
ル量子化器に高精度のものを使用しても、前述したよう
にＰＷＭ方式のＤ／Ａ変換器でＳ／Ｎが大幅に劣化して
しまい、オーディオ用等の高Ｓ／Ｎを必要とするＤ／Ａ
変換器としては使用できなかったが、本実施例によれば
、Ｄ／Ａ変換器でのＳ／Ｎ劣化は全くないため、ディジ
タル量子化器に高精度のものを使用すると、 １００ｄ
Ｂ以上のＳ／Ｎを得ることが可能となり、高Ｓ／Ｎを必
要とするオーディオ機器等にも十分使用可能となる。
第３図は本実施例に用いるＰＷＭ方式のＤ／Ａ変換器１
３の構成例を示す。１６はＲＯＭ （リードオンリメモ
リ）であり、２ビツトのディジタル入力をデコードして
得た信号をアドレスとしてあらかじめメモリに書き込ま
れた出力データを検索し、入力のディジタル値に対応し
たパターンの８ビット信号を出力する。１７はＲＯＭ１
６から出力される８ビツトの並列信号を時間軸上の直列
信号に変換するパラレル−シリアルコンバータであり、
その直列信号はバッファ１８を通してアナログ信号とし
て出力される。ここで、ＲＯＭ１６に書き込む出力デー
タを第１図（ａ）または（ｂ）の出力波形に対応させて
おくことにより、第１図（ａ）、（ｂ）のようにパワー
中心が常に一定の位置にある出力アナログ信号が得られ
、本発明を容易に実現することができる。
３の構成例を示す。１６はＲＯＭ （リードオンリメモ
リ）であり、２ビツトのディジタル入力をデコードして
得た信号をアドレスとしてあらかじめメモリに書き込ま
れた出力データを検索し、入力のディジタル値に対応し
たパターンの８ビット信号を出力する。１７はＲＯＭ１
６から出力される８ビツトの並列信号を時間軸上の直列
信号に変換するパラレル−シリアルコンバータであり、
その直列信号はバッファ１８を通してアナログ信号とし
て出力される。ここで、ＲＯＭ１６に書き込む出力デー
タを第１図（ａ）または（ｂ）の出力波形に対応させて
おくことにより、第１図（ａ）、（ｂ）のようにパワー
中心が常に一定の位置にある出力アナログ信号が得られ
、本発明を容易に実現することができる。
第４図はＰＮＭ方式のＤ／Ａ変換器を用いた本発明の第
２実施例の説明図であり、第１図と同様に２ビツト入力
のときの出力波形を例として示したものである。本実施
例では、入力コードが最小値０のとき、データ出力期間
の半分程度のところに１つパルスを立てる。入力コード
が１のときは。
２実施例の説明図であり、第１図と同様に２ビツト入力
のときの出力波形を例として示したものである。本実施
例では、入力コードが最小値０のとき、データ出力期間
の半分程度のところに１つパルスを立てる。入力コード
が１のときは。
０のときに立てたパルス位置の両側に１個ずつ計２個の
パルスを立てる。さらに入力コードが２゜３と増加する
に従い、０のとき立てたパルス位置を中心に１レベルお
よび０レベルの出力波形が対称となるようパルス数を増
加していく。このように順次パルスを立てていくことに
より、第４図に示すように出力アナログ信号のパワー中
心位置は常に一定となる。
パルスを立てる。さらに入力コードが２゜３と増加する
に従い、０のとき立てたパルス位置を中心に１レベルお
よび０レベルの出力波形が対称となるようパルス数を増
加していく。このように順次パルスを立てていくことに
より、第４図に示すように出力アナログ信号のパワー中
心位置は常に一定となる。
本実施例によるＰＮＭ方式のＤ／Ａ変換器を用いた場合
のパワースペクトルをシミュレーションで求めると、第
２図と全く同一のパワースペクトルを示し、ＰＮＭ方式
のＤ／Ａ変換器を用いたためのＳ／Ｎの劣化は全くない
。
のパワースペクトルをシミュレーションで求めると、第
２図と全く同一のパワースペクトルを示し、ＰＮＭ方式
のＤ／Ａ変換器を用いたためのＳ／Ｎの劣化は全くない
。
本実施例に用いるＰ Ｎ Ｍ方式のＤ／Ａ変換器も、第
３図中のＲＯＭ１６に第４図の出力波形に対応した出力
データを書き込んでおくだけで、容易に実現できる。
３図中のＲＯＭ１６に第４図の出力波形に対応した出力
データを書き込んでおくだけで、容易に実現できる。
上記第１および第２実施例は、ＰＷＭ、ＰＮＭ方式のＤ
／Ａ変換器の出力アナログ信号のパワー中心を各データ
出力期間の中の一定位置とした例であるが、入力のディ
ジタル値とクロック波形によっては個々のＤ／Ａ変換器
から出力されるアナログ信号のパワー中心位置が一定と
ならない場合がある。これに対しては、以下述べるよう
にＰＷＭ、ＰＮＭのいずれかの方式のＤ／Ａ変換器を２
個用い、第１のＤ／Ａ変換器出力と第２のＤ／Ａ変換器
出力を加算または減算して出力することにより、その出
力アナログ信号のパワー中心位置を常に一定にできる方
法がある。
／Ａ変換器の出力アナログ信号のパワー中心を各データ
出力期間の中の一定位置とした例であるが、入力のディ
ジタル値とクロック波形によっては個々のＤ／Ａ変換器
から出力されるアナログ信号のパワー中心位置が一定と
ならない場合がある。これに対しては、以下述べるよう
にＰＷＭ、ＰＮＭのいずれかの方式のＤ／Ａ変換器を２
個用い、第１のＤ／Ａ変換器出力と第２のＤ／Ａ変換器
出力を加算または減算して出力することにより、その出
力アナログ信号のパワー中心位置を常に一定にできる方
法がある。
第５図はＰＷＭ方式のＤ／Ａ変換器を２個用い、差動Ｐ
ＷＭ方式とした本発明の第３実施例の説明図であり、入
力が２ビツトのときの第１のＤ／Ａ変換器出力波形、第
２のＤ／Ａ変換器出力波形および第１のＤ／Ａ変換器出
力から第２のＤ／Ａ変換器出力を減算した出力波形を例
として示したものである。
ＷＭ方式とした本発明の第３実施例の説明図であり、入
力が２ビツトのときの第１のＤ／Ａ変換器出力波形、第
２のＤ／Ａ変換器出力波形および第１のＤ／Ａ変換器出
力から第２のＤ／Ａ変換器出力を減算した出力波形を例
として示したものである。
第６図は本実施例の回路構成を示す、２０．２１はＰＷ
Ｍ方式のＤ／Ａ変換器で、第１のＤ／Ａ変換器２０には
正規のディジタル信号（２ビツト）をそのまま入力し、
第２のＤ／Ａ変換器２１にはインバータ１９で符号反転
したディジタル信号を入力する。
Ｍ方式のＤ／Ａ変換器で、第１のＤ／Ａ変換器２０には
正規のディジタル信号（２ビツト）をそのまま入力し、
第２のＤ／Ａ変換器２１にはインバータ１９で符号反転
したディジタル信号を入力する。
第５図に示すように、第２のＤ／Ａ変換器２１の出力は
第１のＤ／Ａ変換器２０の出力に対して逆相であり、か
つ第１のＤ／Ａ変換器出力のパワー中心位置が各データ
出力期間の定められた位置から入力のディジタル値に対
応してｔ秒だけずれる場合に、第２のＤ／Ａ変換器出力
は各データ出力期間の定められた位置から入力のディジ
タル値に対応して−を秒だけ反対方向にずれるようにす
る。
第１のＤ／Ａ変換器２０の出力に対して逆相であり、か
つ第１のＤ／Ａ変換器出力のパワー中心位置が各データ
出力期間の定められた位置から入力のディジタル値に対
応してｔ秒だけずれる場合に、第２のＤ／Ａ変換器出力
は各データ出力期間の定められた位置から入力のディジ
タル値に対応して−を秒だけ反対方向にずれるようにす
る。
このようにすると、第１のＤ／Ａ変換器出力と第２のＤ
／Ａ変換器出力とをアナログ減算器２２に入れ減算した
出力アナログ信号のパワー中心位置は、第５図に示すよ
うに入力のディジタル値に関係なく常に一定の位置とな
る。
／Ａ変換器出力とをアナログ減算器２２に入れ減算した
出力アナログ信号のパワー中心位置は、第５図に示すよ
うに入力のディジタル値に関係なく常に一定の位置とな
る。
第５図に示す波形を出力する差動ＰＷＭ方式のＤ／Ａ変
換回路を用いた場合のパワースペクトルをシミュレーシ
ョンで求めると第２図と同一の結果が得られ、ＰＷＭ方
式のＤ／Ａ変換器を用いたためのＳ／Ｎの劣化は全くな
い。
換回路を用いた場合のパワースペクトルをシミュレーシ
ョンで求めると第２図と同一の結果が得られ、ＰＷＭ方
式のＤ／Ａ変換器を用いたためのＳ／Ｎの劣化は全くな
い。
本実施例中のＰＷＭ方式のＤ／Ａ変換器２０．２１をＰ
ＮＭ方式のＤ／Ａ変換器で置き換え差動ＰＮＭ方式とし
ても同様の結果が得られることは上記説明から容易に理
解されよう。
ＮＭ方式のＤ／Ａ変換器で置き換え差動ＰＮＭ方式とし
ても同様の結果が得られることは上記説明から容易に理
解されよう。
また、ＰＷＭ、ＰＮＭのいずれかの方式のＤ／Ａ変換器
を２個用い、第１のＤ／Ａ変換器と第２のＤ／Ａ変換器
に同相のディジタル信号を入力して、第１のＤ／Ａ変換
器出力のパワー中心位置が各データ出力期間の定められ
た位置から入力のディジタル値に対応してｔ秒だけずれ
る場合に、第２のＤ／Ａ変換器からは各データ出力期間
の定められた位置から入力のディジタル値に対応して−
を秒だけ反対方向にずれた同相のアナログ信号を出力さ
せ、第１のＤ／Ａ変換器出力と第２のＤ／Ａｍ換器出力
を加算して出力することにより、その出力アナログ信号
のパワー中心位置が入力のディジタル値に関係なく常に
一定となることも上記説明から自明である。
を２個用い、第１のＤ／Ａ変換器と第２のＤ／Ａ変換器
に同相のディジタル信号を入力して、第１のＤ／Ａ変換
器出力のパワー中心位置が各データ出力期間の定められ
た位置から入力のディジタル値に対応してｔ秒だけずれ
る場合に、第２のＤ／Ａ変換器からは各データ出力期間
の定められた位置から入力のディジタル値に対応して−
を秒だけ反対方向にずれた同相のアナログ信号を出力さ
せ、第１のＤ／Ａ変換器出力と第２のＤ／Ａｍ換器出力
を加算して出力することにより、その出力アナログ信号
のパワー中心位置が入力のディジタル値に関係なく常に
一定となることも上記説明から自明である。
以上説明したように本発明によれば、ＰＷＭ、ＰＮＭ方
式等のように１データ変換時間の間の出力が２値以上を
とるＤ／Ａ変換器を用いてディジタル値をアナログ値に
変換するにあたり、従来技術の問題点であったＤ／Ａ変
換器でのＳ／Ｎ劣化をなくすことができる。この結果、
従来のＰＷＭまたはＰＮＭ方式のＤ／Ａ変換器を用いた
場合にはＳ／Ｎ＝５０ｄＢ （８ビット精度）程度を実
現するのが限界であったが、本発明のＤ／Ａ変換方式で
は、ディジタル量子化器に高精度のものを用いれば、Ｓ
／Ｎ＝ｌＯＯｄＢ （１６ビツト精度）以上のものが得
られ、このような高Ｓ／Ｎ、高精度を必要とするオーデ
ィオ機器等にも十分使用可能となる。
式等のように１データ変換時間の間の出力が２値以上を
とるＤ／Ａ変換器を用いてディジタル値をアナログ値に
変換するにあたり、従来技術の問題点であったＤ／Ａ変
換器でのＳ／Ｎ劣化をなくすことができる。この結果、
従来のＰＷＭまたはＰＮＭ方式のＤ／Ａ変換器を用いた
場合にはＳ／Ｎ＝５０ｄＢ （８ビット精度）程度を実
現するのが限界であったが、本発明のＤ／Ａ変換方式で
は、ディジタル量子化器に高精度のものを用いれば、Ｓ
／Ｎ＝ｌＯＯｄＢ （１６ビツト精度）以上のものが得
られ、このような高Ｓ／Ｎ、高精度を必要とするオーデ
ィオ機器等にも十分使用可能となる。
第１図は本発明の第１実施例の出力波形図で。
（、）はデユーティ５０％のクロックを用いた例、（ｂ
）はクロックのデユーティに無関係に出力のパワー中心
位置を一定にできる例を示す。第２図は第１実施例のア
ナログ出力のパワースペクトラム、第３＠は第１実施例
に用いるＤ／Ａ変換器の回路ブロック図、第４図は本発
明の第２実施例の出力波形図、第５図は本発明の第３実
施例の出力波形図、第６図は第３実施例のＤ／Ａ変換回
路のブロック図、第７図（ａ）は従来のＰＷＭ方式のＤ
／Ａ変換器出力波形図、第７図（ｂ）は従来のＰＮＭ方
式のＤ／Ａ変換器出力波形図、第８図はＰ Ｗ Ｍ 、
Ｐ Ｎ Ｍ方式のＤ／Ａ変換器の使用形態例を示す回
路ブロック図、第９図は第８図中のＤ／Ａ変換器に理想
Ｄ／Ａ変換器を用いたときのアナログ出力のパワースペ
クトラム、第１Ｏ図は従来のＰＷＭ方式のＤ／Ａ変換器
を用いたときのアナログ出力のパワースペクトラムであ
る。 符号の説明 １１・・・ディジタル入力（１２〜１６ビツト）１２・
・・ディジタル量子化器 １３・・・ＰＷＭまたはＰＮＭ方式のＤ／Ａ変換器１４
・・・平滑化フィルタ １５・・・アナログ出力１６
・・・ＲＯＭ （リードオンメモリ）１７・・・パラレ
ル−シリアルコンバータ１８・・・バッファ
１９・・・インバータ２０・・・第１のＤ／Ａ変換器 ２１・・・第２のＤ／Ａ変換器 ２２・・・アナログ減算器
）はクロックのデユーティに無関係に出力のパワー中心
位置を一定にできる例を示す。第２図は第１実施例のア
ナログ出力のパワースペクトラム、第３＠は第１実施例
に用いるＤ／Ａ変換器の回路ブロック図、第４図は本発
明の第２実施例の出力波形図、第５図は本発明の第３実
施例の出力波形図、第６図は第３実施例のＤ／Ａ変換回
路のブロック図、第７図（ａ）は従来のＰＷＭ方式のＤ
／Ａ変換器出力波形図、第７図（ｂ）は従来のＰＮＭ方
式のＤ／Ａ変換器出力波形図、第８図はＰ Ｗ Ｍ 、
Ｐ Ｎ Ｍ方式のＤ／Ａ変換器の使用形態例を示す回
路ブロック図、第９図は第８図中のＤ／Ａ変換器に理想
Ｄ／Ａ変換器を用いたときのアナログ出力のパワースペ
クトラム、第１Ｏ図は従来のＰＷＭ方式のＤ／Ａ変換器
を用いたときのアナログ出力のパワースペクトラムであ
る。 符号の説明 １１・・・ディジタル入力（１２〜１６ビツト）１２・
・・ディジタル量子化器 １３・・・ＰＷＭまたはＰＮＭ方式のＤ／Ａ変換器１４
・・・平滑化フィルタ １５・・・アナログ出力１６
・・・ＲＯＭ （リードオンメモリ）１７・・・パラレ
ル−シリアルコンバータ１８・・・バッファ
１９・・・インバータ２０・・・第１のＤ／Ａ変換器 ２１・・・第２のＤ／Ａ変換器 ２２・・・アナログ減算器
Claims (1)
- 【特許請求の範囲】 １、１データ変換時間の間の出力が２値以上をとるＤ／
Ａ変換器を用いてディジタル値をアナログ値に変換する
にあたり、出力アナログ信号のパワー中心位置を、各デ
ータ出力期間の初めの時刻から一定時間離れたところに
置き、そのパワー中心位置を常に一定とすることを特徴
とするＤ／Ａ変換方式。 ２、１データ変換時間の間に入力のディジタル値に対応
した長さだけ１レベルまたは０レベルの値を連続的に出
力してディジタル値をアナログ値に変換するパルス幅変
調（ＰＷＭ）方式のＤ／Ａ変換器を用い、該Ｄ／Ａ変換
器の各データ出力期間の初めの時刻から一定時間離れた
ところに前記１レベルまたは０レベルの出力時間の中心
を置くことにより、出力アナログ信号のパワー中心位置
を常に一定とする特許請求の範囲第１項記載のＤ／Ａ変
換方式。 ３、１データ変換時間の間に１レベルと０レベルの値を
入力のディジタル値に対応した回数だけ交互に出力して
ディジタル値をアナログ値に変換するパルス数変調（Ｐ
ＮＭ）方式のＤ／Ａ変換器を用い、該Ｄ／Ａ変換器の各
データ出力期間の初めの時刻から一定時間離れたところ
を中心として前記１レベルおよび０レベルの出力波形を
対称とすることにより、その中心に出力アナログ信号の
パワー中心を置き、パワー中心位置を常に一定とする特
許請求の範囲第１項記載のＤ／Ａ変換方式。 ４、ＰＷＭとＰＮＭのいずれかの方式のＤ／Ａ変換器を
２個用い、第１のＤ／Ａ変換器には正規のディジタル信
号を、第２のＤ／Ａ変換器には符号を反転したディジタ
ル信号をそれぞれ入力し、第１のＤ／Ａ変換器の出力ア
ナログ信号のパワー中心位置が各データ出力期間の定め
られた位置から入力のディジタル値に対応してｔ秒だけ
ずれる場合に、第２のＤ／Ａ変換器からは各データ出力
期間の定められた位置から入力のディジタル値に対応し
て−ｔ秒だけ反対方向にずれたところにパワー中心位置
がある逆相のアナログ信号を出力させ、第１のＤ／Ａ変
換器出力から第２のＤ／Ａ変換器出力を減算して出力す
ることにより、その出力アナログ信号のパワー中心位置
が入力のディジタル値に関係なく常に一定となるように
する特許請求の範囲第１項記載のＤ／Ａ変換方式。 ５、ＰＷＭとＰＮＭのいずれかの方式のＤ／Ａ変換器を
２個用い、第１のＤ／Ａ変換器と第２のＤ／Ａ変換器に
同相のディジタル信号をそれぞれ入力し、第１のＤ／Ａ
変換器の出力アナログ信号のパワー中心位置が各データ
出力期間の定められた位置から入力のディジタル値に対
応してｔ秒だけずれる場合に、第２のＤ／Ａ変換器から
は各データ出力期間の定められた位置から入力のディジ
タル値に対応して−ｔ秒だけ反対方向にずれたところに
パワー中心位置がある同相のアナログ信号を出力させ、
第１のＤ／Ａ変換器出力に第２のＤ／Ａ変換器出力を加
算して出力することにより、その出力アナログ信号のパ
ワー中心位置が入力のディジタル値に関係なく常に一定
となるようにする特許請求の範囲第１項記載のＤ／Ａ変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006186A JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006186A JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176020A true JPS63176020A (ja) | 1988-07-20 |
| JPH0821859B2 JPH0821859B2 (ja) | 1996-03-04 |
Family
ID=11631524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006186A Expired - Lifetime JPH0821859B2 (ja) | 1987-01-16 | 1987-01-16 | Ｄ／ａ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821859B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-01-16 JP JP62006186A patent/JPH0821859B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821859B2 (ja) | 1996-03-04 |
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