JPS6139730A - デジタル・アナログ変換装置 - Google Patents

デジタル・アナログ変換装置

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JPS6139730A
JPS6139730A JP16143084A JP16143084A JPS6139730A JP S6139730 A JPS6139730 A JP S6139730A JP 16143084 A JP16143084 A JP 16143084A JP 16143084 A JP16143084 A JP 16143084A JP S6139730 A JPS6139730 A JP S6139730A
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JP
Japan
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output
data
wave
bit data
pwm
Prior art date
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Pending
Application number
JP16143084A
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English (en)
Inventor
Hitoshi Takeda
竹田 仁
Masayuki Katakura
雅幸 片倉
Norio Shoji
法男 小路
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP16143084A priority Critical patent/JPS6139730A/ja
Publication of JPS6139730A publication Critical patent/JPS6139730A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、2進数の重み付けによって符号化されたデジ
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス振
幅変調(P A M : PulseAmpl i t
ude Modulation )波とパルス幅変調(
pwM : Pu1se−Width Modulat
ion )波に変換してアナログ化する方式のものに関
する。
本発明に係るデジタル・アナログ変換装置は、例えば、
所謂P CM (Pu1se Code Modula
tion )オーディオ装置等Ii適用される。
〔背景技術とその問題点〕
従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換す名デジタル・アナログ(D/A)変換装置は、
上記各ビットの重みにて与えられるデジタル情報に対応
するパルス振幅変調(P A M : Pu1se A
mplitude Modulation )波やpw
M波に上記デジタル信号を変換して、上記PAM波ある
いはPWM波を低域通過フィルタ等にて補間することに
よりアナログ信号を得るようにした変換方式のものが広
く知られている。
デジタル信号をPAM波に変換する方式(以下、PAM
方式という。)のD/A変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、・入力デジタ
ル信号の゛各ヒツトの重みiこ正確に対応する高精度の
抵抗加算回路や電流加算回路を必要とし、分解能を高め
ようとすると回路規模が大きくなり且つ回路全体を高精
度に形成しなければならない。さらに、PAM方式にて
Nビットの分解能のD/A変換を行なうには、例えば電
流加算回路を利用すると、各ビットに対応して高精度に
重みづけされたN個の定電流源を必要とする。
また、デジタル信号をPWM波に変換す、る方式(以下
、PWM方式という。)のD/A変換装置 ゛では、入
力デジタルデータに応じてカウンタにより出力のパルス
幅を制御すれば良いので、回路構成が簡単であるが、そ
の変換特性が原理的に非直線で変換誤差を含み、また、
分解能に応じてカウンタの動作周波数を高くする必要が
ある。
上記PWM方式における変換特性の非直線性はアナログ
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直線性による歪が大きくなり、また、−変換周期(
T)内でのPWM波の最大パルス幅が大きい程、上記型
が大きくなってしまう。
上記PWM方式における変換歪を低減するには、P、W
M波のパルス幅を制御するカウンタの動作周波数を高く
して、データのI I、SBを示すPWM波のパルス幅
を小さくすれば良い。しかし、1LSB当りのパルス幅
を小さくすると、このPWM波を低域通過フィルタにて
補間して得られるアナログ信号の信号レベルが低くなっ
てしまい、最大出力レベルと無信号レベルとの比すなわ
ちダイナミックレンジが低下するきいう欠点がある。
そこで、本件出願人は上述の如き問題点に鑑み’PWM
PWM方式D/A変換特性のダイナミックレンジの拡大
および直線性の向上を図り、高分解能のD/A変換を可
能にするために、入力デジタルデータの上位ビットデー
タをPAM波に変換し下位ビットデータを2wM波に変
換して上記PAM波とPWM波を加算合成するようにし
たD/A変換装置(特願昭58−20887’8号)を
先に提案している。
〔発明の目的〕
本発明は、PWM方式のI)/A変換を行なう場合にD
/A変換特性の直線性を確保しつつ分解能を高めて、高
精度、高分解能のD/A変換を可能(こすることを目的
とする。
〔発明の概要] 本発明に係るデジタル・アナログ変換装置は、上述の目
的を達成するために、Nビットの入力デジタルデータを
上記nHビットデータと下位nLビットデータに分割し
、2進の重みづけをした各パルス高を有する各パルス幅
変調波を加算合成したパルス幅変調波出力に上記上位n
Hビットデータを変換するとともに、上記各パルス幅変
調波のパルス幅を1LSB相当だけ上記下位nL ビッ
トデータに対応させて広げる制御を行なう手段を備え、
上位nHビットデータに対応するパルス幅変調波と下位
11L ビットデータに対応するパルス1振幅変調波と
の加算合成出力にNビットの入力デジタルデータを変換
するようにしたことを特徴とするものである。
〔実施例] 以下、本発明に係るデジタル・アナログ変換装置の一実
施例について図面に従い詳細に説明する。
第」図のブロック図は本発明を5ピッI−D/A変換装
置に適用した場合の一実施例を示すもので、この実施例
では入力デジタルデータDrNとして5ピントのパラレ
ルデータIh、Dz、Ds、D4.Dsが第1ないし第
5のデータ入力端子1,2,3,4゜5に供給される。
そして、上記入力デジタルデータDrNは、そのビット
の重みの大きなMSB側の上位2ビツトのデータDI、
D2が上記第1および第2のデータ入力端子1,2から
第1の一致検出回路6に直接供給されるとともに、それ
ぞれインバータ7.8を介して第2の一致検出回路9に
供給されている。
この実施例の装置は、クロック入力端子10に供給され
るクロックパルスφCLKを計数する4ビツトカウンタ
11を備えており、この4ビツトカウンタ11にて得ら
れる第2図のタイムチャートに示す如き計数出力データ
Ql、 Q2. QB、 Q4の第1ビツトおよび第2
ビツトの各データQ、 、Q2が上記第1および第2の
一致検出回路6,9に供給されており、また第3ビツト
データQ8がANDゲート12に直接記されているとと
もにインバータ13を介してNANDゲート14に供給
されており、さらに、第4ビツトデータQ4がインバー
タ15を介して上記ANDゲート12およびNAND、
ゲート14に供給されている。
上記第1の一致検出回路6は、2個のEx−。
Rゲート61,62ど1個(7)NORゲート63にて
構成されており、上記第1のデータ入力端子1から供給
されるデータD1と上記4ビツトカウンタ11から供給
される第2ビツトデータQ2とが一致し、且つ上記第2
のデータ入力端子2から供給されるr−夕D2と上記4
ビツトカウンタ11から供給される第1ビットデータQ
、が一致したときに、論理[−1」となる第1の一致検
出パルスを上記ANDゲート12に供給する。また、上
記第2の一致検出回路9は、上記第1の一致検出回路、
6と同様に構成されており、上記インバータ7゜8を介
して供給される否定データDI、D2 と上記各計数出
力データQ、、Q1とがともに一致したときに論理rl
Jとなる第2の一致検出パルスを上記NANDゲート1
4に供給する。
上記ANDゲート12の出力は第2のR−8フリツプフ
ロツプ16のリセット入力端子に供給されているととも
に第1のD型フリップフロップ17のデータ入力端子に
供給されており、このD型フリップフロップ17にてl
クロ22分だけ遅延して第1のR,−Sフリップフロッ
プ18に供給されている。また、上記NANDゲート1
4の出力は、上記第1のR−8フリツプフロツプ18の
セット入力端子に第1のNORゲート19を介して供給
されているとともに第2のD型フリップフロップ20の
データ入力端子に供給されており、このD型フリップフ
ロレプ20にて1クロック分だけ遅延して第2のNOR
ゲート21を介して上記第2のR,−Sフリップフロッ
プ16のセット入力端子に供給されている。
上記第1および第2のR,−Sフリップフロップ18.
16の各Q出力は、上記入力デジタルデータDINの上
位2ビツトデータDz 、 D2に応じてパルス幅が第
2図のタイムチャートに示すように変化する。上記第1
のR,−Sフリップフロップ18にて得られるQ出力の
パルス幅は、上記第2のR,−8フリツプフロツプ16
にて得られるQ出力の上記上位2ビットデータDI、D
2に対応する正規のパルス幅よりも、常にI L8B分
だけ広くなっている。
そして、上記第2のR−8フリツプフロツプ16のQ出
力は、PWM波出力部100の第1の制御入力端子10
1に直接供給されているとともに第2ないし第4の制御
入力端子102,103゜104にそれぞれORゲート
22,23.24を介して供給されている。また、上記
第1のR,Sフリップフロップ18のQ出力は、第1な
いし第3のANDゲート25.26.27を介して上記
各ORゲート22,23.24に供給されている。
そして、上記第1ないし第3のANDゲート25.26
.27は、上述の第3ないし第5のデルタ入力端子3,
4.5から供給される入力デジタルデータI)rNの下
位3ビツトデータDa 、 D4 ’。
Dsにてゲート制御されている。
また、上記PWM波出力部100は、上記第・lないし
第4の制御入力端子101,102,103.104に
供給される制御入力によってスイッチング制御される第
1ないし第4のスイッチ11゜1.112,113,1
14を介して第1ないし・第4の定電流源1’21 、
122.123.124が反転入力端子に接続された演
算増幅器130を備え、この演算増幅器130の出力端
子135と反転入力端子との間に帰還抵抗140を接続
した構成となっている。上記第1ないし第4の定電流源
121.122,12.3,124は、第1の定電流源
121に流れ、る電流をIo として、第2.の定電流
源122に4・・Io  なる電流、が流れ、第3の定
電流源123に2・Ioなる電流が流れ、第4の定電流
源124にIo なる電流が流れるようになっている。
すなわち、上記第2ないし第4の定電流源122,12
3,124は、各電流値が入力デジタルデータDINの
下位3ビツトデータDa。
D4.DI、の各重みに対応するように設定されている
上述の如き構成の実施例において、上記PWM波出力部
100は、第1ないし第4の定電流源121.122,
123,124の各電流値によってパルス高が決定され
各パルス幅が上記第1ないし第4のスイッチ111,1
12,113,114のスイッチング動作によって決定
される4種類のPWM波PI 、P2.P8.P4を加
算合成したPWM波POを上記出力端子135から出力
する。上記第2ないし第4の各スイッチ112,113
.114および6定電流源122,123゜124にて
形成されるq!rPWM波P2.P8.P4は、上記入
力デジタルデータDINの下位3ビツトデータl)a 
、 D4 、 Dsに応じてパルス幅が1LSB相当分
制御される。従って、上記PWM波出力部100の出力
端子135には、N(N=4)ビットの入力デジタルデ
ータI)rNについて、上位nn (nH=2ビット)
データDI、D2に対応するPWM波と下位nl、(n
L=3)ビットデータに対応するPAM波を加算合成し
た第3図に示すような波形の変換出力(PWMOUT 
)が得られる。
この実施例のように、Nビットの入力デジタルデータを
上位nHビットデータに対応するPWM波と下位nLビ
ットデータに対応するPAM波との加算合成出力に上記
Nビットの入力デジタルデータを変換すれば、下位nL
ビットデータを上位nHビットデータのI L S B
を示すPWM波のパルス幅に相当するパルス幅のPAM
波にて上記下位nT、ビットデータを示すことができる
ので、D/A変換特性の直線性を損なうことなく分解能
を高めることができる。
〔発明の効果〕
上述の実施例の説明から明らかなように、本発明に係る
デジタル・アナログ変換装置では、Nビットの入力デジ
タルデータの下位nLビットデータをPAM波に変換し
て上位n+(ビットデータのPWM波と合成した変換出
力を得るようにしたことによって、直線性を損なうこと
なく高精度、高分解能のD/A変換動作を行うことがで
き、所期の目的を十分に達成することができる。
【図面の簡単な説明】
第1図は本発明に係るデジタル・アナログ変換装置の一
実施例を示すブロック図であり、第2図は上記実施例の
動作を示すタイムチャートであり、第3図は上記実施例
におけるパルス幅変調波出力の波形図である。

Claims (1)

    【特許請求の範囲】
  1. Nビットの入力デジタルデータを上位n_Hビットデー
    タと下位n_Lビットデータに分割し、2進の重みづけ
    をした各パルス高を有する各パルス幅変調波を加算合成
    したパルス幅変調波出力に上記上位n_Hビットデータ
    を変換するとともに、上記各パルス幅変調波のパルス幅
    を1LSB相当だけ上記下位n_Lビットデータに対応
    させて広げる制御を行なう手段を備え、上位n_Hビッ
    トデータに対応するパルス幅変調波と下位n_Lビット
    データに対応するパルス振幅変調波との加算合成出力に
    Nビットの入力デジタルデータを変換するようにしたこ
    とを特徴とするデジタル・アナログ変換装置。
JP16143084A 1984-07-31 1984-07-31 デジタル・アナログ変換装置 Pending JPS6139730A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16143084A JPS6139730A (ja) 1984-07-31 1984-07-31 デジタル・アナログ変換装置

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JP16143084A JPS6139730A (ja) 1984-07-31 1984-07-31 デジタル・アナログ変換装置

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JPS6139730A true JPS6139730A (ja) 1986-02-25

Family

ID=15734957

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Application Number Title Priority Date Filing Date
JP16143084A Pending JPS6139730A (ja) 1984-07-31 1984-07-31 デジタル・アナログ変換装置

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JP (1) JPS6139730A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241224A (ja) * 1988-03-22 1989-09-26 Yokogawa Electric Corp デジタルアナログ変換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241224A (ja) * 1988-03-22 1989-09-26 Yokogawa Electric Corp デジタルアナログ変換器

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