JPS6139730A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
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- JPS6139730A JPS6139730A JP16143084A JP16143084A JPS6139730A JP S6139730 A JPS6139730 A JP S6139730A JP 16143084 A JP16143084 A JP 16143084A JP 16143084 A JP16143084 A JP 16143084A JP S6139730 A JPS6139730 A JP S6139730A
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- Japan
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- output
- data
- wave
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２進数の重み付けによって符号化されたデジ
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス振
幅変調（Ｐ Ａ Ｍ ： ＰｕｌｓｅＡｍｐｌ ｉ ｔ
ｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波とパルス幅変調（
ｐｗＭ ： Ｐｕ１ｓｅ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔ
ｉｏｎ ）波に変換してアナログ化する方式のものに関
する。
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス振
幅変調（Ｐ Ａ Ｍ ： ＰｕｌｓｅＡｍｐｌ ｉ ｔ
ｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波とパルス幅変調（
ｐｗＭ ： Ｐｕ１ｓｅ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔ
ｉｏｎ ）波に変換してアナログ化する方式のものに関
する。
本発明に係るデジタル・アナログ変換装置は、例えば、
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａ
ｔｉｏｎ ）オーディオ装置等Ｉｉ適用される。
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａ
ｔｉｏｎ ）オーディオ装置等Ｉｉ適用される。
従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換す名デジタル・アナログ（Ｄ／Ａ）変換装置は、
上記各ビットの重みにて与えられるデジタル情報に対応
するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ Ａ
ｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波やｐｗ
Ｍ波に上記デジタル信号を変換して、上記ＰＡＭ波ある
いはＰＷＭ波を低域通過フィルタ等にて補間することに
よりアナログ信号を得るようにした変換方式のものが広
く知られている。
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換す名デジタル・アナログ（Ｄ／Ａ）変換装置は、
上記各ビットの重みにて与えられるデジタル情報に対応
するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ Ａ
ｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波やｐｗ
Ｍ波に上記デジタル信号を変換して、上記ＰＡＭ波ある
いはＰＷＭ波を低域通過フィルタ等にて補間することに
よりアナログ信号を得るようにした変換方式のものが広
く知られている。
デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方式という。）のＤ／Ａ変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、・入力デジタ
ル信号の゛各ヒツトの重みｉこ正確に対応する高精度の
抵抗加算回路や電流加算回路を必要とし、分解能を高め
ようとすると回路規模が大きくなり且つ回路全体を高精
度に形成しなければならない。さらに、ＰＡＭ方式にて
Ｎビットの分解能のＤ／Ａ変換を行なうには、例えば電
流加算回路を利用すると、各ビットに対応して高精度に
重みづけされたＮ個の定電流源を必要とする。
方式という。）のＤ／Ａ変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、・入力デジタ
ル信号の゛各ヒツトの重みｉこ正確に対応する高精度の
抵抗加算回路や電流加算回路を必要とし、分解能を高め
ようとすると回路規模が大きくなり且つ回路全体を高精
度に形成しなければならない。さらに、ＰＡＭ方式にて
Ｎビットの分解能のＤ／Ａ変換を行なうには、例えば電
流加算回路を利用すると、各ビットに対応して高精度に
重みづけされたＮ個の定電流源を必要とする。
また、デジタル信号をＰＷＭ波に変換す、る方式（以下
、ＰＷＭ方式という。）のＤ／Ａ変換装置 ゛では、入
力デジタルデータに応じてカウンタにより出力のパルス
幅を制御すれば良いので、回路構成が簡単であるが、そ
の変換特性が原理的に非直線で変換誤差を含み、また、
分解能に応じてカウンタの動作周波数を高くする必要が
ある。
、ＰＷＭ方式という。）のＤ／Ａ変換装置 ゛では、入
力デジタルデータに応じてカウンタにより出力のパルス
幅を制御すれば良いので、回路構成が簡単であるが、そ
の変換特性が原理的に非直線で変換誤差を含み、また、
分解能に応じてカウンタの動作周波数を高くする必要が
ある。
上記ＰＷＭ方式における変換特性の非直線性はアナログ
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直線性による歪が大きくなり、また、−変換周期（
Ｔ）内でのＰＷＭ波の最大パルス幅が大きい程、上記型
が大きくなってしまう。
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直線性による歪が大きくなり、また、−変換周期（
Ｔ）内でのＰＷＭ波の最大パルス幅が大きい程、上記型
が大きくなってしまう。
上記ＰＷＭ方式における変換歪を低減するには、Ｐ、Ｗ
Ｍ波のパルス幅を制御するカウンタの動作周波数を高く
して、データのＩ Ｉ、ＳＢを示すＰＷＭ波のパルス幅
を小さくすれば良い。しかし、１ＬＳＢ当りのパルス幅
を小さくすると、このＰＷＭ波を低域通過フィルタにて
補間して得られるアナログ信号の信号レベルが低くなっ
てしまい、最大出力レベルと無信号レベルとの比すなわ
ちダイナミックレンジが低下するきいう欠点がある。
Ｍ波のパルス幅を制御するカウンタの動作周波数を高く
して、データのＩ Ｉ、ＳＢを示すＰＷＭ波のパルス幅
を小さくすれば良い。しかし、１ＬＳＢ当りのパルス幅
を小さくすると、このＰＷＭ波を低域通過フィルタにて
補間して得られるアナログ信号の信号レベルが低くなっ
てしまい、最大出力レベルと無信号レベルとの比すなわ
ちダイナミックレンジが低下するきいう欠点がある。
そこで、本件出願人は上述の如き問題点に鑑み’ＰＷＭ
ＰＷＭ方式Ｄ／Ａ変換特性のダイナミックレンジの拡大
および直線性の向上を図り、高分解能のＤ／Ａ変換を可
能にするために、入力デジタルデータの上位ビットデー
タをＰＡＭ波に変換し下位ビットデータを２ｗＭ波に変
換して上記ＰＡＭ波とＰＷＭ波を加算合成するようにし
たＤ／Ａ変換装置（特願昭５８−２０８８７’８号）を
先に提案している。
ＰＷＭ方式Ｄ／Ａ変換特性のダイナミックレンジの拡大
および直線性の向上を図り、高分解能のＤ／Ａ変換を可
能にするために、入力デジタルデータの上位ビットデー
タをＰＡＭ波に変換し下位ビットデータを２ｗＭ波に変
換して上記ＰＡＭ波とＰＷＭ波を加算合成するようにし
たＤ／Ａ変換装置（特願昭５８−２０８８７’８号）を
先に提案している。
本発明は、ＰＷＭ方式のＩ）／Ａ変換を行なう場合にＤ
／Ａ変換特性の直線性を確保しつつ分解能を高めて、高
精度、高分解能のＤ／Ａ変換を可能（こすることを目的
とする。
／Ａ変換特性の直線性を確保しつつ分解能を高めて、高
精度、高分解能のＤ／Ａ変換を可能（こすることを目的
とする。
〔発明の概要］
本発明に係るデジタル・アナログ変換装置は、上述の目
的を達成するために、Ｎビットの入力デジタルデータを
上記ｎＨビットデータと下位ｎＬビットデータに分割し
、２進の重みづけをした各パルス高を有する各パルス幅
変調波を加算合成したパルス幅変調波出力に上記上位ｎ
Ｈビットデータを変換するとともに、上記各パルス幅変
調波のパルス幅を１ＬＳＢ相当だけ上記下位ｎＬ ビッ
トデータに対応させて広げる制御を行なう手段を備え、
上位ｎＨビットデータに対応するパルス幅変調波と下位
１１Ｌ ビットデータに対応するパルス１振幅変調波と
の加算合成出力にＮビットの入力デジタルデータを変換
するようにしたことを特徴とするものである。
的を達成するために、Ｎビットの入力デジタルデータを
上記ｎＨビットデータと下位ｎＬビットデータに分割し
、２進の重みづけをした各パルス高を有する各パルス幅
変調波を加算合成したパルス幅変調波出力に上記上位ｎ
Ｈビットデータを変換するとともに、上記各パルス幅変
調波のパルス幅を１ＬＳＢ相当だけ上記下位ｎＬ ビッ
トデータに対応させて広げる制御を行なう手段を備え、
上位ｎＨビットデータに対応するパルス幅変調波と下位
１１Ｌ ビットデータに対応するパルス１振幅変調波と
の加算合成出力にＮビットの入力デジタルデータを変換
するようにしたことを特徴とするものである。
〔実施例］
以下、本発明に係るデジタル・アナログ変換装置の一実
施例について図面に従い詳細に説明する。
施例について図面に従い詳細に説明する。
第」図のブロック図は本発明を５ピッＩ−Ｄ／Ａ変換装
置に適用した場合の一実施例を示すもので、この実施例
では入力デジタルデータＤｒＮとして５ピントのパラレ
ルデータＩｈ、Ｄｚ、Ｄｓ、Ｄ４．Ｄｓが第１ないし第
５のデータ入力端子１，２，３，４゜５に供給される。
置に適用した場合の一実施例を示すもので、この実施例
では入力デジタルデータＤｒＮとして５ピントのパラレ
ルデータＩｈ、Ｄｚ、Ｄｓ、Ｄ４．Ｄｓが第１ないし第
５のデータ入力端子１，２，３，４゜５に供給される。
そして、上記入力デジタルデータＤｒＮは、そのビット
の重みの大きなＭＳＢ側の上位２ビツトのデータＤＩ、
Ｄ２が上記第１および第２のデータ入力端子１，２から
第１の一致検出回路６に直接供給されるとともに、それ
ぞれインバータ７．８を介して第２の一致検出回路９に
供給されている。
の重みの大きなＭＳＢ側の上位２ビツトのデータＤＩ、
Ｄ２が上記第１および第２のデータ入力端子１，２から
第１の一致検出回路６に直接供給されるとともに、それ
ぞれインバータ７．８を介して第２の一致検出回路９に
供給されている。
この実施例の装置は、クロック入力端子１０に供給され
るクロックパルスφＣＬＫを計数する４ビツトカウンタ
１１を備えており、この４ビツトカウンタ１１にて得ら
れる第２図のタイムチャートに示す如き計数出力データ
Ｑｌ、 Ｑ２． ＱＢ、 Ｑ４の第１ビツトおよび第２
ビツトの各データＱ、 、Ｑ２が上記第１および第２の
一致検出回路６，９に供給されており、また第３ビツト
データＱ８がＡＮＤゲート１２に直接記されているとと
もにインバータ１３を介してＮＡＮＤゲート１４に供給
されており、さらに、第４ビツトデータＱ４がインバー
タ１５を介して上記ＡＮＤゲート１２およびＮＡＮＤ、
ゲート１４に供給されている。
るクロックパルスφＣＬＫを計数する４ビツトカウンタ
１１を備えており、この４ビツトカウンタ１１にて得ら
れる第２図のタイムチャートに示す如き計数出力データ
Ｑｌ、 Ｑ２． ＱＢ、 Ｑ４の第１ビツトおよび第２
ビツトの各データＱ、 、Ｑ２が上記第１および第２の
一致検出回路６，９に供給されており、また第３ビツト
データＱ８がＡＮＤゲート１２に直接記されているとと
もにインバータ１３を介してＮＡＮＤゲート１４に供給
されており、さらに、第４ビツトデータＱ４がインバー
タ１５を介して上記ＡＮＤゲート１２およびＮＡＮＤ、
ゲート１４に供給されている。
上記第１の一致検出回路６は、２個のＥｘ−。
Ｒゲート６１，６２ど１個（７）ＮＯＲゲート６３にて
構成されており、上記第１のデータ入力端子１から供給
されるデータＤ１と上記４ビツトカウンタ１１から供給
される第２ビツトデータＱ２とが一致し、且つ上記第２
のデータ入力端子２から供給されるｒ−夕Ｄ２と上記４
ビツトカウンタ１１から供給される第１ビットデータＱ
、が一致したときに、論理［−１」となる第１の一致検
出パルスを上記ＡＮＤゲート１２に供給する。また、上
記第２の一致検出回路９は、上記第１の一致検出回路、
６と同様に構成されており、上記インバータ７゜８を介
して供給される否定データＤＩ、Ｄ２ と上記各計数出
力データＱ、、Ｑ１とがともに一致したときに論理ｒｌ
Ｊとなる第２の一致検出パルスを上記ＮＡＮＤゲート１
４に供給する。
構成されており、上記第１のデータ入力端子１から供給
されるデータＤ１と上記４ビツトカウンタ１１から供給
される第２ビツトデータＱ２とが一致し、且つ上記第２
のデータ入力端子２から供給されるｒ−夕Ｄ２と上記４
ビツトカウンタ１１から供給される第１ビットデータＱ
、が一致したときに、論理［−１」となる第１の一致検
出パルスを上記ＡＮＤゲート１２に供給する。また、上
記第２の一致検出回路９は、上記第１の一致検出回路、
６と同様に構成されており、上記インバータ７゜８を介
して供給される否定データＤＩ、Ｄ２ と上記各計数出
力データＱ、、Ｑ１とがともに一致したときに論理ｒｌ
Ｊとなる第２の一致検出パルスを上記ＮＡＮＤゲート１
４に供給する。
上記ＡＮＤゲート１２の出力は第２のＲ−８フリツプフ
ロツプ１６のリセット入力端子に供給されているととも
に第１のＤ型フリップフロップ１７のデータ入力端子に
供給されており、このＤ型フリップフロップ１７にてｌ
クロ２２分だけ遅延して第１のＲ，−Ｓフリップフロッ
プ１８に供給されている。また、上記ＮＡＮＤゲート１
４の出力は、上記第１のＲ−８フリツプフロツプ１８の
セット入力端子に第１のＮＯＲゲート１９を介して供給
されているとともに第２のＤ型フリップフロップ２０の
データ入力端子に供給されており、このＤ型フリップフ
ロレプ２０にて１クロック分だけ遅延して第２のＮＯＲ
ゲート２１を介して上記第２のＲ，−Ｓフリップフロッ
プ１６のセット入力端子に供給されている。
ロツプ１６のリセット入力端子に供給されているととも
に第１のＤ型フリップフロップ１７のデータ入力端子に
供給されており、このＤ型フリップフロップ１７にてｌ
クロ２２分だけ遅延して第１のＲ，−Ｓフリップフロッ
プ１８に供給されている。また、上記ＮＡＮＤゲート１
４の出力は、上記第１のＲ−８フリツプフロツプ１８の
セット入力端子に第１のＮＯＲゲート１９を介して供給
されているとともに第２のＤ型フリップフロップ２０の
データ入力端子に供給されており、このＤ型フリップフ
ロレプ２０にて１クロック分だけ遅延して第２のＮＯＲ
ゲート２１を介して上記第２のＲ，−Ｓフリップフロッ
プ１６のセット入力端子に供給されている。
上記第１および第２のＲ，−Ｓフリップフロップ１８．
１６の各Ｑ出力は、上記入力デジタルデータＤＩＮの上
位２ビツトデータＤｚ 、 Ｄ２に応じてパルス幅が第
２図のタイムチャートに示すように変化する。上記第１
のＲ，−Ｓフリップフロップ１８にて得られるＱ出力の
パルス幅は、上記第２のＲ，−８フリツプフロツプ１６
にて得られるＱ出力の上記上位２ビットデータＤＩ、Ｄ
２に対応する正規のパルス幅よりも、常にＩ Ｌ８Ｂ分
だけ広くなっている。
１６の各Ｑ出力は、上記入力デジタルデータＤＩＮの上
位２ビツトデータＤｚ 、 Ｄ２に応じてパルス幅が第
２図のタイムチャートに示すように変化する。上記第１
のＲ，−Ｓフリップフロップ１８にて得られるＱ出力の
パルス幅は、上記第２のＲ，−８フリツプフロツプ１６
にて得られるＱ出力の上記上位２ビットデータＤＩ、Ｄ
２に対応する正規のパルス幅よりも、常にＩ Ｌ８Ｂ分
だけ広くなっている。
そして、上記第２のＲ−８フリツプフロツプ１６のＱ出
力は、ＰＷＭ波出力部１００の第１の制御入力端子１０
１に直接供給されているとともに第２ないし第４の制御
入力端子１０２，１０３゜１０４にそれぞれＯＲゲート
２２，２３．２４を介して供給されている。また、上記
第１のＲ，Ｓフリップフロップ１８のＱ出力は、第１な
いし第３のＡＮＤゲート２５．２６．２７を介して上記
各ＯＲゲート２２，２３．２４に供給されている。
力は、ＰＷＭ波出力部１００の第１の制御入力端子１０
１に直接供給されているとともに第２ないし第４の制御
入力端子１０２，１０３゜１０４にそれぞれＯＲゲート
２２，２３．２４を介して供給されている。また、上記
第１のＲ，Ｓフリップフロップ１８のＱ出力は、第１な
いし第３のＡＮＤゲート２５．２６．２７を介して上記
各ＯＲゲート２２，２３．２４に供給されている。
そして、上記第１ないし第３のＡＮＤゲート２５．２６
．２７は、上述の第３ないし第５のデルタ入力端子３，
４．５から供給される入力デジタルデータＩ）ｒＮの下
位３ビツトデータＤａ 、 Ｄ４ ’。
．２７は、上述の第３ないし第５のデルタ入力端子３，
４．５から供給される入力デジタルデータＩ）ｒＮの下
位３ビツトデータＤａ 、 Ｄ４ ’。
Ｄｓにてゲート制御されている。
また、上記ＰＷＭ波出力部１００は、上記第・ｌないし
第４の制御入力端子１０１，１０２，１０３．１０４に
供給される制御入力によってスイッチング制御される第
１ないし第４のスイッチ１１゜１．１１２，１１３，１
１４を介して第１ないし・第４の定電流源１’２１ 、
１２２．１２３．１２４が反転入力端子に接続された演
算増幅器１３０を備え、この演算増幅器１３０の出力端
子１３５と反転入力端子との間に帰還抵抗１４０を接続
した構成となっている。上記第１ないし第４の定電流源
１２１．１２２，１２．３，１２４は、第１の定電流源
１２１に流れ、る電流をＩｏ として、第２．の定電流
源１２２に４・・Ｉｏ なる電流、が流れ、第３の定
電流源１２３に２・Ｉｏなる電流が流れ、第４の定電流
源１２４にＩｏ なる電流が流れるようになっている。
第４の制御入力端子１０１，１０２，１０３．１０４に
供給される制御入力によってスイッチング制御される第
１ないし第４のスイッチ１１゜１．１１２，１１３，１
１４を介して第１ないし・第４の定電流源１’２１ 、
１２２．１２３．１２４が反転入力端子に接続された演
算増幅器１３０を備え、この演算増幅器１３０の出力端
子１３５と反転入力端子との間に帰還抵抗１４０を接続
した構成となっている。上記第１ないし第４の定電流源
１２１．１２２，１２．３，１２４は、第１の定電流源
１２１に流れ、る電流をＩｏ として、第２．の定電流
源１２２に４・・Ｉｏ なる電流、が流れ、第３の定
電流源１２３に２・Ｉｏなる電流が流れ、第４の定電流
源１２４にＩｏ なる電流が流れるようになっている。
すなわち、上記第２ないし第４の定電流源１２２，１２
３，１２４は、各電流値が入力デジタルデータＤＩＮの
下位３ビツトデータＤａ。
３，１２４は、各電流値が入力デジタルデータＤＩＮの
下位３ビツトデータＤａ。
Ｄ４．ＤＩ、の各重みに対応するように設定されている
。
。
上述の如き構成の実施例において、上記ＰＷＭ波出力部
１００は、第１ないし第４の定電流源１２１．１２２，
１２３，１２４の各電流値によってパルス高が決定され
各パルス幅が上記第１ないし第４のスイッチ１１１，１
１２，１１３，１１４のスイッチング動作によって決定
される４種類のＰＷＭ波ＰＩ 、Ｐ２．Ｐ８．Ｐ４を加
算合成したＰＷＭ波ＰＯを上記出力端子１３５から出力
する。上記第２ないし第４の各スイッチ１１２，１１３
．１１４および６定電流源１２２，１２３゜１２４にて
形成されるｑ！ｒＰＷＭ波Ｐ２．Ｐ８．Ｐ４は、上記入
力デジタルデータＤＩＮの下位３ビツトデータｌ）ａ
、 Ｄ４ 、 Ｄｓに応じてパルス幅が１ＬＳＢ相当分
制御される。従って、上記ＰＷＭ波出力部１００の出力
端子１３５には、Ｎ（Ｎ＝４）ビットの入力デジタルデ
ータＩ）ｒＮについて、上位ｎｎ （ｎＨ＝２ビット）
データＤＩ、Ｄ２に対応するＰＷＭ波と下位ｎｌ、（ｎ
Ｌ＝３）ビットデータに対応するＰＡＭ波を加算合成し
た第３図に示すような波形の変換出力（ＰＷＭＯＵＴ
）が得られる。
１００は、第１ないし第４の定電流源１２１．１２２，
１２３，１２４の各電流値によってパルス高が決定され
各パルス幅が上記第１ないし第４のスイッチ１１１，１
１２，１１３，１１４のスイッチング動作によって決定
される４種類のＰＷＭ波ＰＩ 、Ｐ２．Ｐ８．Ｐ４を加
算合成したＰＷＭ波ＰＯを上記出力端子１３５から出力
する。上記第２ないし第４の各スイッチ１１２，１１３
．１１４および６定電流源１２２，１２３゜１２４にて
形成されるｑ！ｒＰＷＭ波Ｐ２．Ｐ８．Ｐ４は、上記入
力デジタルデータＤＩＮの下位３ビツトデータｌ）ａ
、 Ｄ４ 、 Ｄｓに応じてパルス幅が１ＬＳＢ相当分
制御される。従って、上記ＰＷＭ波出力部１００の出力
端子１３５には、Ｎ（Ｎ＝４）ビットの入力デジタルデ
ータＩ）ｒＮについて、上位ｎｎ （ｎＨ＝２ビット）
データＤＩ、Ｄ２に対応するＰＷＭ波と下位ｎｌ、（ｎ
Ｌ＝３）ビットデータに対応するＰＡＭ波を加算合成し
た第３図に示すような波形の変換出力（ＰＷＭＯＵＴ
）が得られる。
この実施例のように、Ｎビットの入力デジタルデータを
上位ｎＨビットデータに対応するＰＷＭ波と下位ｎＬビ
ットデータに対応するＰＡＭ波との加算合成出力に上記
Ｎビットの入力デジタルデータを変換すれば、下位ｎＬ
ビットデータを上位ｎＨビットデータのＩ Ｌ Ｓ Ｂ
を示すＰＷＭ波のパルス幅に相当するパルス幅のＰＡＭ
波にて上記下位ｎＴ、ビットデータを示すことができる
ので、Ｄ／Ａ変換特性の直線性を損なうことなく分解能
を高めることができる。
上位ｎＨビットデータに対応するＰＷＭ波と下位ｎＬビ
ットデータに対応するＰＡＭ波との加算合成出力に上記
Ｎビットの入力デジタルデータを変換すれば、下位ｎＬ
ビットデータを上位ｎＨビットデータのＩ Ｌ Ｓ Ｂ
を示すＰＷＭ波のパルス幅に相当するパルス幅のＰＡＭ
波にて上記下位ｎＴ、ビットデータを示すことができる
ので、Ｄ／Ａ変換特性の直線性を損なうことなく分解能
を高めることができる。
上述の実施例の説明から明らかなように、本発明に係る
デジタル・アナログ変換装置では、Ｎビットの入力デジ
タルデータの下位ｎＬビットデータをＰＡＭ波に変換し
て上位ｎ＋（ビットデータのＰＷＭ波と合成した変換出
力を得るようにしたことによって、直線性を損なうこと
なく高精度、高分解能のＤ／Ａ変換動作を行うことがで
き、所期の目的を十分に達成することができる。
デジタル・アナログ変換装置では、Ｎビットの入力デジ
タルデータの下位ｎＬビットデータをＰＡＭ波に変換し
て上位ｎ＋（ビットデータのＰＷＭ波と合成した変換出
力を得るようにしたことによって、直線性を損なうこと
なく高精度、高分解能のＤ／Ａ変換動作を行うことがで
き、所期の目的を十分に達成することができる。
第１図は本発明に係るデジタル・アナログ変換装置の一
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図である。
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図である。
Claims (1)
- Ｎビットの入力デジタルデータを上位ｎ＿Ｈビットデー
タと下位ｎ＿Ｌビットデータに分割し、２進の重みづけ
をした各パルス高を有する各パルス幅変調波を加算合成
したパルス幅変調波出力に上記上位ｎ＿Ｈビットデータ
を変換するとともに、上記各パルス幅変調波のパルス幅
を１ＬＳＢ相当だけ上記下位ｎ＿Ｌビットデータに対応
させて広げる制御を行なう手段を備え、上位ｎ＿Ｈビッ
トデータに対応するパルス幅変調波と下位ｎ＿Ｌビット
データに対応するパルス振幅変調波との加算合成出力に
Ｎビットの入力デジタルデータを変換するようにしたこ
とを特徴とするデジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143084A JPS6139730A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143084A JPS6139730A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139730A true JPS6139730A (ja) | 1986-02-25 |
Family
ID=15734957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16143084A Pending JPS6139730A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241224A (ja) * | 1988-03-22 | 1989-09-26 | Yokogawa Electric Corp | デジタルアナログ変換器 |
-
1984
- 1984-07-31 JP JP16143084A patent/JPS6139730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241224A (ja) * | 1988-03-22 | 1989-09-26 | Yokogawa Electric Corp | デジタルアナログ変換器 |
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