JPH0964745A - 任意波形発生器 - Google Patents
任意波形発生器Info
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- JPH0964745A JPH0964745A JP7234685A JP23468595A JPH0964745A JP H0964745 A JPH0964745 A JP H0964745A JP 7234685 A JP7234685 A JP 7234685A JP 23468595 A JP23468595 A JP 23468595A JP H0964745 A JPH0964745 A JP H0964745A
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Abstract
(57)【要約】
【目的】 小振幅から大振幅信号出力迄、高い分解能と
リニアリティ精度を両立させた、任意波形発生器を実現
する。 【構成】 入力デジタルデータ７を複数からなる各Ｄ／
Ａコンバータである上位ビット用Ｄ／Ａコンバータ２及
び下位ビット用Ｄ／Ａコンバータ３へデータ変換して出
力するデータ変換回路１を設け、データ変換回路１から
の出力を上記上位ビット用Ｄ／Ａコンバータ２及び下位
ビット用Ｄ／Ａコンバータ３に入力し、その各出力をア
ナログ加算器４とＡＴＴ５とによって重み付け加算する
重み付け加算回路６を設け、重み付け加算回路６からの
出力電圧８を被試験対象のＡ／Ｄコンバータへ入力す
る。
リニアリティ精度を両立させた、任意波形発生器を実現
する。 【構成】 入力デジタルデータ７を複数からなる各Ｄ／
Ａコンバータである上位ビット用Ｄ／Ａコンバータ２及
び下位ビット用Ｄ／Ａコンバータ３へデータ変換して出
力するデータ変換回路１を設け、データ変換回路１から
の出力を上記上位ビット用Ｄ／Ａコンバータ２及び下位
ビット用Ｄ／Ａコンバータ３に入力し、その各出力をア
ナログ加算器４とＡＴＴ５とによって重み付け加算する
重み付け加算回路６を設け、重み付け加算回路６からの
出力電圧８を被試験対象のＡ／Ｄコンバータへ入力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、波形発生器において、
２個のＤ／Ａコンバータを用いて小振幅信号出力時にも
リニアリティの良い高分解能な信号を発生する任意波形
発生器に関する。
２個のＤ／Ａコンバータを用いて小振幅信号出力時にも
リニアリティの良い高分解能な信号を発生する任意波形
発生器に関する。
【０００２】
【従来の技術】本任意波形発生器は、アナログ波形発生
器やアナログ波形解析器を合わせ有するミクスドＩＣテ
スタやオーディオ信号再生機器などに用いられる。
器やアナログ波形解析器を合わせ有するミクスドＩＣテ
スタやオーディオ信号再生機器などに用いられる。
【０００３】従来の第１例を図６（Ａ）に示す。構成
は、波形データメモリ２１と、Ｄ／Ａコンバータ２２
と、スイッチ２４と、アッテネータ２３（ＡＴＴ）で成
る。大信号供給時は、ＡＴＴを介さず直接出力する。微
小信号供給時には、スイッチ２４を切り替えて、ＡＴＴ
２３で１／ｎに減衰した後出力する。この構成では、図
６（Ｂ）の波形に示すように、スイッチ２４切り換えの
過渡期のごく僅かな時間、出力波形が不定となる不具合
がある為、利用上の制限がある。
は、波形データメモリ２１と、Ｄ／Ａコンバータ２２
と、スイッチ２４と、アッテネータ２３（ＡＴＴ）で成
る。大信号供給時は、ＡＴＴを介さず直接出力する。微
小信号供給時には、スイッチ２４を切り替えて、ＡＴＴ
２３で１／ｎに減衰した後出力する。この構成では、図
６（Ｂ）の波形に示すように、スイッチ２４切り換えの
過渡期のごく僅かな時間、出力波形が不定となる不具合
がある為、利用上の制限がある。
【０００４】従来の第２例を図７に示す。構成は、２つ
のＤ／Ａコンバータ２６、２７とアッテネータ２３とア
ナログ加算器４で成る。下位ビット用Ｄ／Ａコンバータ
２７の出力信号は、ＡＴＴ２３で対応する重み付け減衰
をした後、アナログ加算器４の一方の入力端に与え、上
位ビット用Ｄ／Ａコンバータ２６のアナログ信号とで加
算して等価的に１つの高分解能のＤ／Ａコンバータとし
た構成である。しかし、この構成では、単に分解能は高
めることができても、出力信号での直線性（リニアリテ
ィ）に問題が生じる。つまり、上位ビット用Ｄ／Ａコン
バータ２６のリニアリティ精度に依存し、例えばＬＳＢ
の１／２程度の偏差を有している。この為、下位ビット
用Ｄ／Ａコンバータ２７を設けて分解能を高めても、全
体のリニアリティ精度は、上位ビット用Ｄ／Ａコンバー
タ２６で決まる為、リニアリティを向上出来ない。
のＤ／Ａコンバータ２６、２７とアッテネータ２３とア
ナログ加算器４で成る。下位ビット用Ｄ／Ａコンバータ
２７の出力信号は、ＡＴＴ２３で対応する重み付け減衰
をした後、アナログ加算器４の一方の入力端に与え、上
位ビット用Ｄ／Ａコンバータ２６のアナログ信号とで加
算して等価的に１つの高分解能のＤ／Ａコンバータとし
た構成である。しかし、この構成では、単に分解能は高
めることができても、出力信号での直線性（リニアリテ
ィ）に問題が生じる。つまり、上位ビット用Ｄ／Ａコン
バータ２６のリニアリティ精度に依存し、例えばＬＳＢ
の１／２程度の偏差を有している。この為、下位ビット
用Ｄ／Ａコンバータ２７を設けて分解能を高めても、全
体のリニアリティ精度は、上位ビット用Ｄ／Ａコンバー
タ２６で決まる為、リニアリティを向上出来ない。
【０００５】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする課題は、小振幅から大振幅信号出力迄、高
い分解能とリニアリティ精度を両立可能な任意波形発生
器を実現することである。
しようとする課題は、小振幅から大振幅信号出力迄、高
い分解能とリニアリティ精度を両立可能な任意波形発生
器を実現することである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、入力デジタルデータ７を受け
て、上位ビット用Ｄ／Ａコンバータ２と下位ビット用Ｄ
／Ａコンバータ３に与える入力デジタルデータ７をＱビ
ットオーバーラップさせた２個のＤ／Ａコンバータを設
け、ゼロコード付近の場合には、上位ビット用Ｄ／Ａコ
ンバータ２のコード値を”０”固定とし、下位ビット用
Ｄ／Ａコンバータ３にコードデータを与え、ゼロコード
付近以外の場合には、入力デジタルデータ７に対応して
Ｄ／Ａ変換したアナログ出力が直線化するコード変換値
を２個のＤ／Ａコンバータに与えるデータ変換手段を設
け、下位ビット用Ｄ／Ａコンバータ３のアナログ出力信
号を、入力デジタルデータ７の重みに対応して減衰さ
せ、上位ビット用Ｄ／Ａコンバータ２のアナログ出力信
号と加算して出力する重み付け加算手段を設ける構成手
段がある。これにより、小振幅から大振幅信号出力迄、
高い分解能とリニアリティ精度を両立させた、任意波形
発生器を実現する。
に、本発明の構成では、入力デジタルデータ７を受け
て、上位ビット用Ｄ／Ａコンバータ２と下位ビット用Ｄ
／Ａコンバータ３に与える入力デジタルデータ７をＱビ
ットオーバーラップさせた２個のＤ／Ａコンバータを設
け、ゼロコード付近の場合には、上位ビット用Ｄ／Ａコ
ンバータ２のコード値を”０”固定とし、下位ビット用
Ｄ／Ａコンバータ３にコードデータを与え、ゼロコード
付近以外の場合には、入力デジタルデータ７に対応して
Ｄ／Ａ変換したアナログ出力が直線化するコード変換値
を２個のＤ／Ａコンバータに与えるデータ変換手段を設
け、下位ビット用Ｄ／Ａコンバータ３のアナログ出力信
号を、入力デジタルデータ７の重みに対応して減衰さ
せ、上位ビット用Ｄ／Ａコンバータ２のアナログ出力信
号と加算して出力する重み付け加算手段を設ける構成手
段がある。これにより、小振幅から大振幅信号出力迄、
高い分解能とリニアリティ精度を両立させた、任意波形
発生器を実現する。
【０００７】データ変換手段としては、ハード回路によ
るコードデータの変換回路手段あるいは、ＤＳＰによる
高速ソフト演算手段、あるいはＣＰＵによるソフト演算
手段とした構成手段がある。重み付け加算手段として
は、上位ビット用Ｄ／Ａコンバータと下位ビット用Ｄ／
Ａコンバータの重み付けに対応した減衰量の減衰を与え
るアッテネータ５と、このアッテネータの出力信号と上
位ビット用Ｄ／Ａコンバータの出力信号を加算するアナ
ログ加算器４を設ける構成手段がある。
るコードデータの変換回路手段あるいは、ＤＳＰによる
高速ソフト演算手段、あるいはＣＰＵによるソフト演算
手段とした構成手段がある。重み付け加算手段として
は、上位ビット用Ｄ／Ａコンバータと下位ビット用Ｄ／
Ａコンバータの重み付けに対応した減衰量の減衰を与え
るアッテネータ５と、このアッテネータの出力信号と上
位ビット用Ｄ／Ａコンバータの出力信号を加算するアナ
ログ加算器４を設ける構成手段がある。
【０００８】また、上位ビット用Ｄ／Ａコンバータ２及
び下位ビット用Ｄ／Ａコンバータ３へデータを直接設定
する設定レジスタ２８を設け、上記データ変換回路１側
出力のコードデータか、あるいは設定レジスタ２８側出
力のコードデータかを選択して、上位ビット用Ｄ／Ａコ
ンバータ２及び下位ビット用Ｄ／Ａコンバータ３へコー
ドデータを供給するデータセレクタ２９を追加して設け
る任意波形発生器の構成手段がある。
び下位ビット用Ｄ／Ａコンバータ３へデータを直接設定
する設定レジスタ２８を設け、上記データ変換回路１側
出力のコードデータか、あるいは設定レジスタ２８側出
力のコードデータかを選択して、上位ビット用Ｄ／Ａコ
ンバータ２及び下位ビット用Ｄ／Ａコンバータ３へコー
ドデータを供給するデータセレクタ２９を追加して設け
る任意波形発生器の構成手段がある。
【０００９】
【作用】本発明によるデータ変換回路では、入力デジタ
ルデータを各Ｄ／Ａコンバータにデータ変換して与える
が、そこでは入力デジタルデータのゼロコード付近で下
位ビット用Ｄ／ＡコンバータのみがＤ／Ａ変換に寄与
し、上位ビット用Ｄ／Ａコンバータはデータが”０”固
定としたことで、ゼロコード付近の入力データ変化によ
る“ゼロクロッシング歪”の発生を防止出来た。この結
果、ゼロコード付近、即ち小振幅信号出力時には、上位
ビット用Ｄ／Ａコンバータが持つリニアリティの精度の
影響を受けないようになり、大振幅から微少振幅迄高分
解能でリニアリティの良い任意発生器を実現できた。
ルデータを各Ｄ／Ａコンバータにデータ変換して与える
が、そこでは入力デジタルデータのゼロコード付近で下
位ビット用Ｄ／ＡコンバータのみがＤ／Ａ変換に寄与
し、上位ビット用Ｄ／Ａコンバータはデータが”０”固
定としたことで、ゼロコード付近の入力データ変化によ
る“ゼロクロッシング歪”の発生を防止出来た。この結
果、ゼロコード付近、即ち小振幅信号出力時には、上位
ビット用Ｄ／Ａコンバータが持つリニアリティの精度の
影響を受けないようになり、大振幅から微少振幅迄高分
解能でリニアリティの良い任意発生器を実現できた。
【００１０】
【００１１】（１）図１に示したのは、本発明の６ビッ
ト符号付きＤ／Ａコンバータを２ヶ使用し、２ビットを
オーバーラップさせて符号付き１０ビットＤ／Ａコンバ
ータ機能を使用した場合の任意波形発生器の構成の概念
を示すブロック図である。構成は、データ変換回路１
と、Ｄ／Ａコンバータ２、３と、重み付け加算回路６で
成る。重み付け加算回路６は、アッテネータ（ＡＴＴ）
５と、アナログ加算器４で成る。
ト符号付きＤ／Ａコンバータを２ヶ使用し、２ビットを
オーバーラップさせて符号付き１０ビットＤ／Ａコンバ
ータ機能を使用した場合の任意波形発生器の構成の概念
を示すブロック図である。構成は、データ変換回路１
と、Ｄ／Ａコンバータ２、３と、重み付け加算回路６で
成る。重み付け加算回路６は、アッテネータ（ＡＴＴ）
５と、アナログ加算器４で成る。
【００１２】データ変換回路１は、入力デジタルデータ
７を受けて、２ビットをオーバーラップしたコードデー
タに変換した後、Ｄ／Ａコンバータ２、３に供給する。
このデータ変換を図２を示して説明する。入力データビ
ットを最上位からＤ０〜Ｄ９とし、Ｄ０は符号ビットと
する。上位ビット用Ｄ／Ａコンバータ２に与える６ビッ
トデータは、次のように与える。即ち、入力データがＤ
０〜Ｄ５の値＝０００００１（＋１）以上の場合は１を
減じた値を与える。Ｄ０〜Ｄ５の値＝００００００（オ
ールゼロ）の場合はそのままの値を与える。Ｄ０〜Ｄ５
の値＝１１１１１１（−１）の場合は＋１を加えてオー
ルゼロ値を与える。Ｄ０〜Ｄ５の値＝１１１１１０（−
２）以下の場合は＋２を加えた値を与える。
７を受けて、２ビットをオーバーラップしたコードデー
タに変換した後、Ｄ／Ａコンバータ２、３に供給する。
このデータ変換を図２を示して説明する。入力データビ
ットを最上位からＤ０〜Ｄ９とし、Ｄ０は符号ビットと
する。上位ビット用Ｄ／Ａコンバータ２に与える６ビッ
トデータは、次のように与える。即ち、入力データがＤ
０〜Ｄ５の値＝０００００１（＋１）以上の場合は１を
減じた値を与える。Ｄ０〜Ｄ５の値＝００００００（オ
ールゼロ）の場合はそのままの値を与える。Ｄ０〜Ｄ５
の値＝１１１１１１（−１）の場合は＋１を加えてオー
ルゼロ値を与える。Ｄ０〜Ｄ５の値＝１１１１１０（−
２）以下の場合は＋２を加えた値を与える。
【００１３】他方の下位ビット用Ｄ／Ａコンバータ３に
与える６ビットデータで最上位ビットは、符号ビットで
あるＤ０を与え、下位４ビットにはＤ６〜Ｄ９を与え
る。残りの１ビットは次のように与える。即ち、Ｄ０〜
Ｄ５の値＝０００００１（＋１）以上の場合は固定値”
１”を与え、Ｄ０〜Ｄ５の値＝００００００（オールゼ
ロ）と１１１１１１（−１）の場合は入力データビット
Ｄ５を与え、Ｄ０〜Ｄ５の値＝１１１１１０（−２）以
下の場合は固定値”０”を与える。
与える６ビットデータで最上位ビットは、符号ビットで
あるＤ０を与え、下位４ビットにはＤ６〜Ｄ９を与え
る。残りの１ビットは次のように与える。即ち、Ｄ０〜
Ｄ５の値＝０００００１（＋１）以上の場合は固定値”
１”を与え、Ｄ０〜Ｄ５の値＝００００００（オールゼ
ロ）と１１１１１１（−１）の場合は入力データビット
Ｄ５を与え、Ｄ０〜Ｄ５の値＝１１１１１０（−２）以
下の場合は固定値”０”を与える。
【００１４】これにより、ゼロ付近（即ち上位６ビット
が００００００と１１１１１１区間）では上位ビット用
Ｄ／Ａコンバータ２は常に”０”値の状態になる。これ
により、上位ビット用Ｄ／Ａコンバータ２のリニアリテ
ィ誤差の影響を受けずに下位ビット用Ｄ／Ａコンバータ
単独のＤ／Ａ変換出力によるアナログ信号を出力でき
る。このことは、上位ビット用Ｄ／Ａコンバータ２がオ
ールゼロである小振幅信号出力時においては、上位ビッ
ト用Ｄ／Ａコンバータ２のリニアリティ誤差を受けない
特徴があり、小振幅においても高分解能とリニアリティ
を両立させた任意波形発生器が実現可能になる。
が００００００と１１１１１１区間）では上位ビット用
Ｄ／Ａコンバータ２は常に”０”値の状態になる。これ
により、上位ビット用Ｄ／Ａコンバータ２のリニアリテ
ィ誤差の影響を受けずに下位ビット用Ｄ／Ａコンバータ
単独のＤ／Ａ変換出力によるアナログ信号を出力でき
る。このことは、上位ビット用Ｄ／Ａコンバータ２がオ
ールゼロである小振幅信号出力時においては、上位ビッ
ト用Ｄ／Ａコンバータ２のリニアリティ誤差を受けない
特徴があり、小振幅においても高分解能とリニアリティ
を両立させた任意波形発生器が実現可能になる。
【００１５】図３、図４は、図２のデータ変換説明を波
形図で示したものである。図３波形図は、上位ビット用
ゼロコード付近の区間では、Ｄ／Ａコンバータ２への出
力コードは、常に”０”状態であり、この区間は下位ビ
ット用Ｄ／Ａコンバータ３のみが動作することを示して
いる。
形図で示したものである。図３波形図は、上位ビット用
ゼロコード付近の区間では、Ｄ／Ａコンバータ２への出
力コードは、常に”０”状態であり、この区間は下位ビ
ット用Ｄ／Ａコンバータ３のみが動作することを示して
いる。
【００１６】図４波形図は、Ｄ／Ａコンバータ３の電圧
信号をＡＴＴ５で所定の減衰させた後の信号と、Ｄ／Ａ
コンバータ２の電圧信号の両者を受けて、アナログ加算
器４で加算した結果を図示したものであり、入力デジタ
ルデータ７に対応したリニアリティの出力電圧８が出力
されることを示している。
信号をＡＴＴ５で所定の減衰させた後の信号と、Ｄ／Ａ
コンバータ２の電圧信号の両者を受けて、アナログ加算
器４で加算した結果を図示したものであり、入力デジタ
ルデータ７に対応したリニアリティの出力電圧８が出力
されることを示している。
【００１７】この手法による任意波形発生器は、ミクス
ドＩＣテスタのみならずオーディオ信号再生機器など
の、小振幅信号出力が要求されるアプリケーションにも
適用でき、高分解能でリニアリティの良い波形を必要と
する電子機器の全てに用いることができる。
ドＩＣテスタのみならずオーディオ信号再生機器など
の、小振幅信号出力が要求されるアプリケーションにも
適用でき、高分解能でリニアリティの良い波形を必要と
する電子機器の全てに用いることができる。
【００１８】上記実施例では、入力デジタルデータ７を
データ変換回路１による回路手段でデータ変換する場合
の例であったが、所望により、このデータ変換手段とし
て、ＤＳＰによる演算手段、あるいはソフト演算手段に
より入力デジタルデータ７をデータ変換する変換手段と
しても良く、同様にして実施できる。
データ変換回路１による回路手段でデータ変換する場合
の例であったが、所望により、このデータ変換手段とし
て、ＤＳＰによる演算手段、あるいはソフト演算手段に
より入力デジタルデータ７をデータ変換する変換手段と
しても良く、同様にして実施できる。
【００１９】また、上記実施例では、入力デジタルデー
タ７をデータ変換回路１による回路でデータ変換した
後、Ｄ／Ａコンバータ２、３へ供給する場合の構成例で
あったが、所望により、図５に示すように、各Ｄ／Ａコ
ンバータ２、３へ直接供給する回路構成の追加例があ
る。この場合は、データ変換回路１とは別に各Ｄ／Ａコ
ンバータ２、３の入力データ選択用データセレクタ２９
を各々設け、このデータセレクタ２９をデータセレクト
信号３０で切り替えて、各レジスタ２８から直接のデー
タを供給する構成としても良い。各レジスタ２８への設
定はソフト的に行っても良いし、ＤＳＰ演算値を供給す
るようにしても良く、同様にして実施可能である。
タ７をデータ変換回路１による回路でデータ変換した
後、Ｄ／Ａコンバータ２、３へ供給する場合の構成例で
あったが、所望により、図５に示すように、各Ｄ／Ａコ
ンバータ２、３へ直接供給する回路構成の追加例があ
る。この場合は、データ変換回路１とは別に各Ｄ／Ａコ
ンバータ２、３の入力データ選択用データセレクタ２９
を各々設け、このデータセレクタ２９をデータセレクト
信号３０で切り替えて、各レジスタ２８から直接のデー
タを供給する構成としても良い。各レジスタ２８への設
定はソフト的に行っても良いし、ＤＳＰ演算値を供給す
るようにしても良く、同様にして実施可能である。
【００２０】また、上記実施例では、６ビットＤ／Ａコ
ンバータを使用して２ビットをオーバーラップさせて１
０ビット分解能のＤ／Ａコンバータを実現した具体例で
説明していたが、ＭビットのＤ／Ａコンバータを２個使
用し、Ｑビットをオーバーラップさせて（２Ｍ−Ｑ）ビ
ット長のＤ／Ａコンバータ機能を実現する構成としても
良く、同様にして実施可能である。
ンバータを使用して２ビットをオーバーラップさせて１
０ビット分解能のＤ／Ａコンバータを実現した具体例で
説明していたが、ＭビットのＤ／Ａコンバータを２個使
用し、Ｑビットをオーバーラップさせて（２Ｍ−Ｑ）ビ
ット長のＤ／Ａコンバータ機能を実現する構成としても
良く、同様にして実施可能である。
【００２１】また、上記実施例では、２個のＤ／Ａコン
バータは、同一６ビット分解能のＤ／Ａコンバータを使
用する場合で説明していたが、所望により、異なる分解
能Ｍ１、Ｍ２のＤ／Ａコンバータを使用して、Ｑビット
をオーバーラップさせて実現する構成でも良く、同様に
して実施可能である。
バータは、同一６ビット分解能のＤ／Ａコンバータを使
用する場合で説明していたが、所望により、異なる分解
能Ｍ１、Ｍ２のＤ／Ａコンバータを使用して、Ｑビット
をオーバーラップさせて実現する構成でも良く、同様に
して実施可能である。
【００２２】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。２
個のＤ／Ａコンバータは、上位ビット用と下位ビット用
に使用し、かつ両Ｄ／Ａコンバータを、入力デジタルデ
ータをＱビットオーバーラップさせる回路にする。そし
て、データ変換回路は、ゼロコード付近では、上位ビッ
ト用Ｄ／Ａコンバータのコード値を”０”とし、下位ビ
ット用Ｄ／Ａコンバータのみを動作させるように入力デ
ジタルデータを与え、ゼロコード付近以外では、出力電
圧が直線化されるようにコード変換して２つのＤ／Ａコ
ンバータに分割して供給し、更に、下位ビット用のＤ／
Ａコンバータの出力信号を、ＡＴＴにより入力コードデ
ータに対応した重み付けで減衰させ、これと上位ビット
用のＤ／Ａコンバータとをアナログ加算器で加算して出
力する重み付け加算回路とすることで、全体として１つ
のＤ／Ａコンバータ機能を実現する。これにより、ゼロ
コード付近の小振幅信号出力時には、下位ビット用Ｄ／
Ａコンバータのみによる信号出力となるために、リニア
リティ誤差の影響を受けない高分解能でリニアリティの
良い任意波形発生器を実現できる効果が得られる。
ているので、以下に記載されるような効果を奏する。２
個のＤ／Ａコンバータは、上位ビット用と下位ビット用
に使用し、かつ両Ｄ／Ａコンバータを、入力デジタルデ
ータをＱビットオーバーラップさせる回路にする。そし
て、データ変換回路は、ゼロコード付近では、上位ビッ
ト用Ｄ／Ａコンバータのコード値を”０”とし、下位ビ
ット用Ｄ／Ａコンバータのみを動作させるように入力デ
ジタルデータを与え、ゼロコード付近以外では、出力電
圧が直線化されるようにコード変換して２つのＤ／Ａコ
ンバータに分割して供給し、更に、下位ビット用のＤ／
Ａコンバータの出力信号を、ＡＴＴにより入力コードデ
ータに対応した重み付けで減衰させ、これと上位ビット
用のＤ／Ａコンバータとをアナログ加算器で加算して出
力する重み付け加算回路とすることで、全体として１つ
のＤ／Ａコンバータ機能を実現する。これにより、ゼロ
コード付近の小振幅信号出力時には、下位ビット用Ｄ／
Ａコンバータのみによる信号出力となるために、リニア
リティ誤差の影響を受けない高分解能でリニアリティの
良い任意波形発生器を実現できる効果が得られる。
【図１】本発明の、２個のＤ／Ａコンバータを用いて小
振幅信号出力時にもリニアリティの良い高分解能な任意
波形発生器の回路構成図である。
振幅信号出力時にもリニアリティの良い高分解能な任意
波形発生器の回路構成図である。
【図２】本発明の、データ変換回路で行うデータ変換コ
ード表である。
ード表である。
【図３】本発明の、ゼロコード付近のデータ変換を波形
図で説明する図である。
図で説明する図である。
【図４】本発明の、データ変換を波形図で重み付け加算
を説明する図である。
を説明する図である。
【図５】本発明の、他の実施例を示す構成図である。
【図６】（Ａ）従来の第１例のＤ／ＡコンバータとＡＴ
Ｔを切り替えスイッチによる任意波形発生器の構成図
と、（Ｂ）従来の第２例のＤ／ＡコンバータとＡＴＴと
加算器による任意波形発生器の構成図である。
Ｔを切り替えスイッチによる任意波形発生器の構成図
と、（Ｂ）従来の第２例のＤ／ＡコンバータとＡＴＴと
加算器による任意波形発生器の構成図である。
【図７】従来技術の２個のＤ／Ａコンバータと重み付け
加算回路とを用いた任意波形発生器の構成を示す概念図
である。
加算回路とを用いた任意波形発生器の構成を示す概念図
である。
１ データ変換回路 ２、２２、２６、２７、３ Ｄ／Ａコンバータ ４ アナログ加算器 ５、２３ ＡＴＴ（アッテネータ） ６ 重み付け加算回路 ７ 入力デジタルデータ ８ 出力電圧 ２１ 波形データメモリ ２４ スイッチ ２８ レジスタ ２９ データセレクタ
Claims (4)
- 【請求項１】 入力デジタルデータを受けて、上位ビッ
ト用Ｄ／Ａコンバータと下位ビット用Ｄ／Ａコンバータ
に与える入力デジタルデータをＱビットオーバーラップ
させた２個のＤ／Ａコンバータを設け、 ゼロコード付近の場合には、上位ビット用Ｄ／Ａコンバ
ータのコード値を”０”固定とし、下位ビット用Ｄ／Ａ
コンバータにコードデータを与え、ゼロコード付近以外
の場合には、入力デジタルデータに対応してＤ／Ａ変換
したアナログ出力が直線化するコード変換値を２個のＤ
／Ａコンバータに与えるデータ変換手段を設け、 下位ビット用Ｄ／Ａコンバータのアナログ出力信号を、
入力デジタルデータの重みに対応して減衰させ、上位ビ
ット用Ｄ／Ａコンバータのアナログ出力信号と加算して
出力する重み付け加算手段を設け、 以上を具備することを特徴とする任意波形発生器。 - 【請求項２】 データ変換手段は、 回路によるコードデータの変換手段あるいは、ＤＳＰ
（Digital Signal Processor）による演算手段、あるい
はソフト演算手段とした請求項１記載の任意波形発生
器。 - 【請求項３】 重み付け加算手段は、 上位ビット用Ｄ／Ａコンバータと下位ビット用Ｄ／Ａコ
ンバータの重み付けに対応した減衰量の減衰を与えるア
ッテネータと、 このアッテネータの出力信号と上位ビット用Ｄ／Ａコン
バータの出力信号を加算するアナログ加算器とによる請
求項１記載の任意波形発生器。 - 【請求項４】 上記構成に加えて、上位ビット用Ｄ／Ａ
コンバータ及び下位ビット用Ｄ／Ａコンバータへデータ
を直接設定する設定レジスタを設け、 上記データ変換回路側出力のコードデータか、あるいは
設定レジスタ側出力のコードデータかを選択して、上位
ビット用Ｄ／Ａコンバータ及び下位ビット用Ｄ／Ａコン
バータへコードデータを供給するデータセレクタを追加
して設けた請求項１記載の任意波形発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234685A JPH0964745A (ja) | 1995-08-21 | 1995-08-21 | 任意波形発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234685A JPH0964745A (ja) | 1995-08-21 | 1995-08-21 | 任意波形発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964745A true JPH0964745A (ja) | 1997-03-07 |
Family
ID=16974838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234685A Pending JPH0964745A (ja) | 1995-08-21 | 1995-08-21 | 任意波形発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056042A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Generateur de forme d'onde arbitraire a sorties multiples et unite de test mixte de lsi |
| JP2014066758A (ja) * | 2012-09-24 | 2014-04-17 | Korg Inc | エフェクタ |
| JP2016046759A (ja) * | 2014-08-26 | 2016-04-04 | 株式会社コルグ | Ｄ／ａ変換回路及びｄ／ａ変換方法 |
-
1995
- 1995-08-21 JP JP7234685A patent/JPH0964745A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056042A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Generateur de forme d'onde arbitraire a sorties multiples et unite de test mixte de lsi |
| JP2002214292A (ja) * | 2001-01-12 | 2002-07-31 | Advantest Corp | 多出力任意波形発生器及びミクスドｌｓｉテスタ |
| US6768349B2 (en) | 2001-01-12 | 2004-07-27 | Advantest Corp. | Multiple-output arbitrary waveform generator and mixed lsi tester |
| JP2014066758A (ja) * | 2012-09-24 | 2014-04-17 | Korg Inc | エフェクタ |
| JP2016046759A (ja) * | 2014-08-26 | 2016-04-04 | 株式会社コルグ | Ｄ／ａ変換回路及びｄ／ａ変換方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |