JPH0423515A - 積分方式ｄ／ａ変換器 - Google Patents
積分方式ｄ／ａ変換器Info
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- JPH0423515A JPH0423515A JP12668490A JP12668490A JPH0423515A JP H0423515 A JPH0423515 A JP H0423515A JP 12668490 A JP12668490 A JP 12668490A JP 12668490 A JP12668490 A JP 12668490A JP H0423515 A JPH0423515 A JP H0423515A
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- Pending
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- 230000010354 integration Effects 0.000 title description 4
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルオーディオ用途などの特に中点付近
の変換リニアリティを重視する積分方式Ｄ／Ａ変換器に
関する。
の変換リニアリティを重視する積分方式Ｄ／Ａ変換器に
関する。
従来ディジタルオーディオの分野で一般的に使用されて
いるＲ−２Ｒラダ一ネツトワーク方式に代表される重み
付は電流加算方式Ｄ／Ａ変換器は、アナログ出力の中点
で、最も精度を確保しにくいＭＳＢが切り換わるため中
点付近での誤差か最大となるのか一般的であった。ディ
ジタルオーディオではこの中点かアナログ信号の無信号
レベルとなるため小信号のりニアリティ、ダイナミック
レンジ等の項目で問題となり、中点精度の改善が図られ
てきた。特開昭５７−１８０２２９号公報に開示されて
いる技術も目的は中点精度のよくないＤ／Ａ変換器を使
って、小信号のリニアリティを改善するものであり、Ｄ
／Ａ変換器の入力ディジタルデータにディジタル値のオ
フセットを加算して変換の中点をＭＳＢの切り換わり点
からすらすことにより目的を達成している。−例として
１６ビツトのディジタルデータに対して５１２ＬＳＢの
ディジタルオフセットを与えると、微小信号から１０２
４ Ｌ Ｓ Ｂの振幅のデータまではＭＳＢの切り換わ
り点に届かないため、ＯｄＢの信号（２”ＬＳ１３の振
幅）に対して−３６ｄＢ以下の信号に関してはりニアリ
ティが改善される。
いるＲ−２Ｒラダ一ネツトワーク方式に代表される重み
付は電流加算方式Ｄ／Ａ変換器は、アナログ出力の中点
で、最も精度を確保しにくいＭＳＢが切り換わるため中
点付近での誤差か最大となるのか一般的であった。ディ
ジタルオーディオではこの中点かアナログ信号の無信号
レベルとなるため小信号のりニアリティ、ダイナミック
レンジ等の項目で問題となり、中点精度の改善が図られ
てきた。特開昭５７−１８０２２９号公報に開示されて
いる技術も目的は中点精度のよくないＤ／Ａ変換器を使
って、小信号のリニアリティを改善するものであり、Ｄ
／Ａ変換器の入力ディジタルデータにディジタル値のオ
フセットを加算して変換の中点をＭＳＢの切り換わり点
からすらすことにより目的を達成している。−例として
１６ビツトのディジタルデータに対して５１２ＬＳＢの
ディジタルオフセットを与えると、微小信号から１０２
４ Ｌ Ｓ Ｂの振幅のデータまではＭＳＢの切り換わ
り点に届かないため、ＯｄＢの信号（２”ＬＳ１３の振
幅）に対して−３６ｄＢ以下の信号に関してはりニアリ
ティが改善される。
上記従来技術の一例を第３図に示す。第３図において８
は重み付は電流加算方式１６ビツトのＤ／Ａ変換器であ
る。５は電流源でありＴ。
は重み付は電流加算方式１６ビツトのＤ／Ａ変換器であ
る。５は電流源でありＴ。
２Ｉ、ＴＩ、・・２１４ ■、ア’ の値の１６個で
構成されている。６は］６個の電流スイッチ回路であり
、データ入力回路に入力されたデータによって制御され
る。データ入力回路のビット数は１Ｇである。１はディ
ジタルデータ入力端子であり、３は加算器及びリミッタ
回路である。２はディジタルオフセットデータでありこ
の値を５１２ＬＳＢとするとこの９ピツ１〜のデータと
入力データが加算器３で加算される。この場合入力デー
タは５１２から６６０４７までとなり１７ビツトになる
。Ｄ／Ａ変換器は１６ビツトなので１６ビツト以上のデ
ータは全て６５５３５に固定し、リミッタをかける。こ
の結果Ｄ／Ａ変換器の出力９は大振幅でクリップし波形
歪を生じる。
構成されている。６は］６個の電流スイッチ回路であり
、データ入力回路に入力されたデータによって制御され
る。データ入力回路のビット数は１Ｇである。１はディ
ジタルデータ入力端子であり、３は加算器及びリミッタ
回路である。２はディジタルオフセットデータでありこ
の値を５１２ＬＳＢとするとこの９ピツ１〜のデータと
入力データが加算器３で加算される。この場合入力デー
タは５１２から６６０４７までとなり１７ビツトになる
。Ｄ／Ａ変換器は１６ビツトなので１６ビツト以上のデ
ータは全て６５５３５に固定し、リミッタをかける。こ
の結果Ｄ／Ａ変換器の出力９は大振幅でクリップし波形
歪を生じる。
この問題の解決方法として信号レベルに応じてオフセッ
トの加算をしたり、しなかったりする方法もあるか、切
り換えノイズ等の問題が生じる。また入力にディジタル
乗算器を設けて入力信号をクリップしないレベルまで減
衰させる方法もあるが構成が複雑となり、減衰させた分
だけＳ／Ｎも劣化する。
トの加算をしたり、しなかったりする方法もあるか、切
り換えノイズ等の問題が生じる。また入力にディジタル
乗算器を設けて入力信号をクリップしないレベルまで減
衰させる方法もあるが構成が複雑となり、減衰させた分
だけＳ／Ｎも劣化する。
また従来技術の２番目の問題点として、１６ビツトのデ
ータに対して一８０ｄＢや一９０ｄＢの微小信号のりニ
アリティに関しては７ヒツト目以下の精度の誤差が現わ
れてまだリニアリティは充分とは言えない。
ータに対して一８０ｄＢや一９０ｄＢの微小信号のりニ
アリティに関しては７ヒツト目以下の精度の誤差が現わ
れてまだリニアリティは充分とは言えない。
本発明の目的は、クリップすることなく、充分なりニア
リティを実現できるＤ／Ａ変換器を提供することにある
。
リティを実現できるＤ／Ａ変換器を提供することにある
。
上記目的を達成するために、本来小信号リニアリティ特
性の優れている積分方式Ｄ／Ａ変換器を使用し、・重み
づけ電流源の接続点をさけるためにディジタルオフセッ
トを加算した。またオフセット加算のために生じる信号
のクリップを避けるためにＤ／Ａ変換器の入力でオフセ
ットを加算するのではなく、積分カウンタにデータを入
力する時点で加算し、カウンタのビット数を増加させた
。
性の優れている積分方式Ｄ／Ａ変換器を使用し、・重み
づけ電流源の接続点をさけるためにディジタルオフセッ
トを加算した。またオフセット加算のために生じる信号
のクリップを避けるためにＤ／Ａ変換器の入力でオフセ
ットを加算するのではなく、積分カウンタにデータを入
力する時点で加算し、カウンタのビット数を増加させた
。
積分方式Ｄ／Ａ変換器の動作については、特開昭６０−
２９０２６号に開示されている。ここでは簡単に説明す
る。第４図は１６ビツトのデータを上位６ビツＩ１．中
位５ビツト、下位５ヒツトの３つに分割し、２”ｉ、
２５ｉ、 ｉに重み付けされた３個の電流源１４の電
流を電流スイッチ１５．１６．１．７で制御して積分器
１８でアナログ電圧に変換する。上位６ビツトのデータ
に応じた期間だけスイッチ１５をオンする。同様に中位
５ビツトのデータに応じた期間スイッチ１６を、下位５
ビツトのデータに応じた期間スイッチ１７を制御する。
２９０２６号に開示されている。ここでは簡単に説明す
る。第４図は１６ビツトのデータを上位６ビツＩ１．中
位５ビツト、下位５ヒツトの３つに分割し、２”ｉ、
２５ｉ、 ｉに重み付けされた３個の電流源１４の電
流を電流スイッチ１５．１６．１．７で制御して積分器
１８でアナログ電圧に変換する。上位６ビツトのデータ
に応じた期間だけスイッチ１５をオンする。同様に中位
５ビツトのデータに応じた期間スイッチ１６を、下位５
ビツトのデータに応じた期間スイッチ１７を制御する。
これにより電流をデータに応じた時間、容量に積分して
アナログ電圧を得ることができる。この積分方式は１６
ビツト精度を得るためには重み付は電流源の電流比精度
は１０ビット即ち１０２４±、 Ｌ Ｓ Ｂてあればよ
く、前述の第３図に示したものは１６ビツト精度必要な
ので６ヒツト分緩いと言える。このため小信号のリニア
リティ゛特性も有利であるか一８０ｄＢや一９０ｄＢの
精度を出すにはまだ不充分である。簡単化のために、入
力データを４ビツトとし、上位２ビツトに分割して変換
した場合の入力ディジタルデータとアナログ出力電圧と
の関係を第５図に示す。第５図において実線が」三位２
ビットの変換出力、波線が下位２ビツトの変換出力であ
る。第５図は電流源の比精度が理想的な場合であり、」
三位の電流値■。と下位の電流値ｉ。が ■ｏ−２２ｉ。
アナログ電圧を得ることができる。この積分方式は１６
ビツト精度を得るためには重み付は電流源の電流比精度
は１０ビット即ち１０２４±、 Ｌ Ｓ Ｂてあればよ
く、前述の第３図に示したものは１６ビツト精度必要な
ので６ヒツト分緩いと言える。このため小信号のリニア
リティ゛特性も有利であるか一８０ｄＢや一９０ｄＢの
精度を出すにはまだ不充分である。簡単化のために、入
力データを４ビツトとし、上位２ビツトに分割して変換
した場合の入力ディジタルデータとアナログ出力電圧と
の関係を第５図に示す。第５図において実線が」三位２
ビットの変換出力、波線が下位２ビツトの変換出力であ
る。第５図は電流源の比精度が理想的な場合であり、」
三位の電流値■。と下位の電流値ｉ。が ■ｏ−２２ｉ。
の場合である。
第６図は １゜−２２１゜−ア１゜
の場合であり、中点を境に±ＩＬｓＢのデータは３１に
図示するように誤差を持つ。ここで＋２ Ｌ ＳＢのデ
ィジタルオフセットを加算すれば第６図３２に示すよう
に理想的になる。第７図は Ｉｏ＝２２１ｏ＋−＋。
図示するように誤差を持つ。ここで＋２ Ｌ ＳＢのデ
ィジタルオフセットを加算すれば第６図３２に示すよう
に理想的になる。第７図は Ｉｏ＝２２１ｏ＋−＋。
の場合であり、この場合も＋２ＬＳＢのオフセット加算
で理想変換することができる。クリップに関してはカウ
ンタのビット数を１増加し、積分時間を長くすることた
けで解決できる。
で理想変換することができる。クリップに関してはカウ
ンタのビット数を１増加し、積分時間を長くすることた
けで解決できる。
以下、本発明の一実施例を第１図により説明する。第１
図において、第４図と同番号を付したものは同機能の構
成要素である。１６ビツトのデータに対して３０４ＬＳ
Ｂのオフセットを加算する場合を考える。中位５ビツト
は２５の重み付けを持っているので、 ３２Ｘ９＋１６
＝３０４ となり、中位５ビツトデータに＋９のオフ
セット、下位５ビツトデータに＋１６のオフセットを加
算すればよい。中位のデータは５ビツトであり＋９する
と６ビツトになる。このため６ビツト加算器があればよ
い。下位５ビツトについては＋１６の加算なので６ビツ
トになるが加算器は２ビツトですむ。このようにオフセ
ット値を選べば、加算器のビット数をさらに低減するこ
とができる。この場合でも８ビツトですむ。また中位、
下位のカウンタを５ビツトから６ヒツトにすることによ
り、下位から中位へ、中位から上位へのキャリーは考慮
しなくてもよい。
図において、第４図と同番号を付したものは同機能の構
成要素である。１６ビツトのデータに対して３０４ＬＳ
Ｂのオフセットを加算する場合を考える。中位５ビツト
は２５の重み付けを持っているので、 ３２Ｘ９＋１６
＝３０４ となり、中位５ビツトデータに＋９のオフ
セット、下位５ビツトデータに＋１６のオフセットを加
算すればよい。中位のデータは５ビツトであり＋９する
と６ビツトになる。このため６ビツト加算器があればよ
い。下位５ビツトについては＋１６の加算なので６ビツ
トになるが加算器は２ビツトですむ。このようにオフセ
ット値を選べば、加算器のビット数をさらに低減するこ
とができる。この場合でも８ビツトですむ。また中位、
下位のカウンタを５ビツトから６ヒツトにすることによ
り、下位から中位へ、中位から上位へのキャリーは考慮
しなくてもよい。
カウンタの段数を１段増加するのはＤタイプフリップフ
ロップ１個の追加ですむので非常に容易である。カウン
タの段数を増やしたことにより、中位、下位ともに６ビ
ツトになるが、もともと上位カウンタは６ビツトのため
全体の積分変換時間は増加することがない。その様子を
第２図に示す。
ロップ１個の追加ですむので非常に容易である。カウン
タの段数を増やしたことにより、中位、下位ともに６ビ
ツトになるが、もともと上位カウンタは６ビツトのため
全体の積分変換時間は増加することがない。その様子を
第２図に示す。
上位カウンタのカウント値の最大値が６３に対し、中位
カウンタ、下位カウンタの最大値はそれぞれ３１＋９＝
４０．３１＋１６＝４７である。
カウンタ、下位カウンタの最大値はそれぞれ３１＋９＝
４０．３１＋１６＝４７である。
以上のように信号レベルを低減することなく、わずかな
回路増加（フリップフロップ２段）でクリップの発生を
なくし、ディジタルオフセットを加算することができる
。また−８０ｄＢ、 −９０ｄＢの信号変換では下位６
ヒツトのカウント値が変化するたけであり、積分方式の
特徴がフルに引き出せることになる。電流は一定で積分
時間のみが変化するので理想的な変換出力を得ることが
できる。積分時間に誤差がなければ、変換出力には誤差
を生じることばない。
回路増加（フリップフロップ２段）でクリップの発生を
なくし、ディジタルオフセットを加算することができる
。また−８０ｄＢ、 −９０ｄＢの信号変換では下位６
ヒツトのカウント値が変化するたけであり、積分方式の
特徴がフルに引き出せることになる。電流は一定で積分
時間のみが変化するので理想的な変換出力を得ることが
できる。積分時間に誤差がなければ、変換出力には誤差
を生じることばない。
本発明によれば、信号レベルを低減することなく、信号
クリップを解決し、積分方式Ｄ／Ａ変換器にディジタル
オフセットを加算することができるので、−８０ｄＢ、
−９０ｄＢという微小信号レベルでも全く誤差を発生
しない理想的なり／Ａ変換器を実現できる効果がある。
クリップを解決し、積分方式Ｄ／Ａ変換器にディジタル
オフセットを加算することができるので、−８０ｄＢ、
−９０ｄＢという微小信号レベルでも全く誤差を発生
しない理想的なり／Ａ変換器を実現できる効果がある。
また従来の積分方式Ｄ／Ａ変換器に対して追加回路もわ
ずかであり、経済的にも問題がない。
ずかであり、経済的にも問題がない。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作タイミング図、第３図は従来回路の説明図
、第４図は従来の積分方式Ｄ／Ａ変換器のブロック図、
第５図〜第７図は積分方式Ｄ／Ａ変換器の誤差を説明す
る図である。 ２６、２７・・・オフセットデータ ２４、２５・・・ディジタル加算器 ２２、２３・・・１ビツト増加したカウンタ代理人 弁
理士 小 川 勝 男
第１図の動作タイミング図、第３図は従来回路の説明図
、第４図は従来の積分方式Ｄ／Ａ変換器のブロック図、
第５図〜第７図は積分方式Ｄ／Ａ変換器の誤差を説明す
る図である。 ２６、２７・・・オフセットデータ ２４、２５・・・ディジタル加算器 ２２、２３・・・１ビツト増加したカウンタ代理人 弁
理士 小 川 勝 男
Claims (1)
- １、複数のカウンタ回路と、重み付けされた複数の電流
源回路と、前記電流源回路の電流を積分器に断続する複
数の電流スイッチ回路と電流を積分して電圧に変換する
積分器より成る積分方式Ｄ／Ａ変換器において、前記複
数のカウンタの少なくとも１個以上のカウンタの入力に
加算器を設けディジタルオフセットデータを加算するこ
とを特徴とした積分方式Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12668490A JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12668490A JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423515A true JPH0423515A (ja) | 1992-01-27 |
Family
ID=14941300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12668490A Pending JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112011101876T5 (de) | 2010-06-03 | 2013-05-16 | Toyota Jidosha Kabushiki Kaisha | Struktur eines aus faserverstärktem Verbundmaterial hergestellten Bauteils und Herstellungsverfahren für das Bauteil |
-
1990
- 1990-05-18 JP JP12668490A patent/JPH0423515A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112011101876T5 (de) | 2010-06-03 | 2013-05-16 | Toyota Jidosha Kabushiki Kaisha | Struktur eines aus faserverstärktem Verbundmaterial hergestellten Bauteils und Herstellungsverfahren für das Bauteil |
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