JPH0766726A

JPH0766726A - Ｄ／ａ変換装置

Info

Publication number: JPH0766726A
Application number: JP21244293A
Authority: JP
Inventors: Hideo Takemura; 英夫竹村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-08-27
Filing date: 1993-08-27
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】高域阻止フィルタを内蔵した高周波ノイズの少
ないＤ／Ａ変換装置を得る。【構成】入力デジタルデータＤａの各サンプリングデー
タを位相が３６０°／ｎづつずれたｎ相の制御データと
なるラッチ出力Ｑ₀₁、Ｑ₀₂、・・・Ｑ_0nとして取り出
し、上記ｎ相の各制御データの各桁毎に各桁の情報に応
じて導出したサイン波電流出力を桁に応じて重み付け加
算した電流出力として取り出すＤ／Ａ変換回路を上記ｎ
相の各相毎に設け、各相の上記Ｄ／Ａ変換回路より導出
する電流出力を加算して、入力デジタルデータに応じた
アナログ出力を得る加算器を設け、高域阻止フィルタ特
性を持たせるようにしたＤ／Ａ変換装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル映像機器、デ
ジタルオーディオ機器、デジタル通信機器、ＣＲＴコン
トローラ等のデジタル信号を取り扱うデジタル機器にお
いて、デジタル信号をアナログ信号に変換するために用
いるデジタル・アナログ（以下Ｄ／Ａという）変換装置
に関するものである。

【０００２】

【従来の技術】Ｄ／Ａ変換装置の一方式にマルチビット
方式がある。このマルチビット方式は、最上位をＭＳ
Ｂ、最下位をＬＳＢと呼ぶ２進数の数値コードで表現さ
れたデジタル情報の各々のビット（２進数の桁に相当）
の値により、上記各ビットに対応した電流源に接続され
ているスイッチを開閉制御し、この各スイッチからの電
流を重み付け加算した合計電流を変換値出力として導出
することによって、入力される上記のデジタル情報をア
ナログ信号に変換するものである。

【０００３】上記マルチビット方式によりＤ／Ａ変換を
行わせる場合、定電流源、ウエイト抵抗ネットワーク、
基準電圧源等の組合せで様々な方式が提案されている。
主なものとして、例えば、基準電圧源とＲ−２Ｒと呼ぶ
抵抗ネットワーク構成で構成したＲ−２Ｒラダー抵抗型
Ｄ／Ａ変換装置や、基準電圧源で駆動されるウエイト抵
抗器付きの複数の電流値が異なる定電流源を持つ、バイ
ナリ・ウエイト電流源型Ｄ／Ａ変換装置や、更には、該
バイナリ・ウエイト電流源型のように、複数の電流源を
持っているが上位ビットは等しい大きさの複数の電流源
を数値の大きさに応じて組み合わせるセグメントデコー
ダ型Ｄ／Ａ変換装置等がある。

【０００４】これらのマルチビット方式のＤ／Ａ変換装
置における変換出力は、入力されるデジタル情報がｋビ
ットの場合、基本的には１、２、４、８、…２の定電流
源の一次結合の和として次のように表わされる。Ｉ_out＝２^k-1Ｂ_k-1＋２^k-2Ｂ_k-2＋・・・＋２¹Ｂ₁＋２⁰
Ｂ₀ ここで、Ｂ_k-1はＭＢＳ、Ｂ₀はＬＢＳであり、Ｉ_outは
アナログ変換された変換出力である出力電流を表わして
いる。

【０００５】従来のマルチビット方式のＤ／Ａ変換装置
は図５に示すように、ワードクロックＷ・ＣＬＫで取り
込んだｋビットの入力デジタルデータをＤ／Ａ変換部５
１でアナログ変換して、上記の変換出力である出力電流
Ｉ_outを導出する。そしてこの出力電流Ｉ_outは、電流電
圧変換回路５２で、出力電圧Ｖ'_outに変換した後、高次
の低域通過フィルタ５３で、高域成分を除去して、滑ら
かな電圧波形のアナログ出力Ｖ_OUTを導出する。

【０００６】この場合、Ｄ／Ａ変換部５１の出力電流Ｉ
_outの波形は、図５に示すようにＬＳＢの分解能を持っ
たエリアシングと呼ぶ階段波形をなしており、そのまま
出力すると、後続のアナログ処理回路が急激なアナログ
信号の過渡変化に追従できず過渡応答歪みを発生した
り、非直線性による混変調歪みを起こすという問題があ
る。

【０００７】上記の過渡応答歪みは、ＮＦＢ（ネガティ
ブフィードバック）をもつアナログ系において、過渡的
な変化の入力があった場合、フィードバックが間に合わ
ず、瞬間的に系がフィードバック理論から外れ、回路の
バイアス電流が飽和したり、出力電圧がリンギングを生
じる状態を言う。

【０００８】また混変調歪みは、アナログ系の入出力の
直線性が悪い系に於いて、２つ以上の周波数のアナログ
信号がはいると一方の信号で系の動作点を変動させ系の
利得が安定しないために非直線変調による不要なノイズ
成分を出すことを言い、上記の場合過渡変化の主成分で
ある高周波により元の信号が変調されることを指してい
る。

【０００９】上記の過渡応答歪みや混変調歪みが生じな
いようにするため、従来は、エリアシング除去用高域阻
止フィルタを用いているが、このフィルタの使用により
通過帯域内で高域側の信号伝送系によるＳ／Ｎの劣化が
生じる。そこでこれを防止するため、通過帯域の高域側
を予め高域強調フィルタで強調して伝送する次のような
方法がしばしば採られて来た。

【００１０】その一例は、デジタルフィルタをＤ／Ａ変
換の前に設け、Ｄ／Ａ変換後に高周波成分が出ないよう
にデジタル的に信号の補完処理を行い滑らかなデジタル
信号に変換するものである。

【００１１】このＤ／Ａ変換の前処理の過程で、予め通
過帯域の高い周波数成分を強調した信号をデジタルフィ
ルタに入力し、デジタル処理で高い周波数成分をデジタ
ル高域阻止フィルタにより減衰させる。これにより、通
過帯域内の高い周波数領域でノイズの少ないＳ／Ｎの良
いデジタル信号を後続のＤ／Ａ変換部に供給することが
できる。高い周波数成分は低い周波数成分に比べ一般に
振幅が小さいので上記の信号処理が可能である。この信
号処理方法は一旦強調した信号を元に戻すため、デジタ
ルデエンファシスと呼ぶこともある。

【００１２】また他の例としては、図５に示すように高
次の低域通過フィルタ５３のようなアナログフィルタを
Ｄ／Ａ変換の後に設け、Ｄ／Ａ変換後のアナログ信号に
重畳した高周波をアナログ高域阻止フィルタで除去する
ようにしたものがある。

【００１３】この処理の途中で、予め通過帯域の高い周
波数成分を強調した信号をアナログフィルタに入力し、
アナログ処理で高い周波数成分をアナログ高域阻止フィ
ルタにより減衰させる。これにより、通過帯域内の高い
周波数領域でノイズの少ないＳ／Ｎの良いアナログ信号
を出力することができる。この処理も一旦強調した信号
を元に戻すため、アナログデエンファシスと呼ぶ。

【００１４】

【発明が解決しようとする課題】上記のように、従来の
Ｄ／Ａ変換装置では、エリアシング除去用の高域阻止フ
ィルタによる高域側のＳ／Ｎの劣化を防止するため、デ
ジタルデエンファシス処理或いはアナログデエンファシ
ス処理を行っているが、それぞれ次のような問題があ
る。

【００１５】デジタルデエンファシス処理を行うものに
おいては、デジタル信号での処理が増加し、このデジタ
ル信号処理に伴う不要輻射等の問題が生じたり、またこ
の信号処理での回路規模が増大するという問題があっ
た。

【００１６】また、アナログデエンファシス処理を行う
ものにおいては、アナログ系の回路素子が増加し、この
回路素子となる抵抗やコンデンサをアナログ信号が通過
する際に、Ｓ／Ｎを低下させたり、歪みを生じさせたり
して、アナログ信号の品位を低下させるという問題があ
るとともに、アナログフィルタを使用するので、該アナ
ログフィルタの前後に接続されるアナログ処理系の入出
力インピーダンスの動作特性に影響を与えないようにす
るため上記アナログフィルタの前後にインピーダンス変
換バッファを設けることが必要になり、回路規模が増大
するという問題があった。本発明の目的は、上記のフィ
ルタを使用せず、簡単な構成で高周波ノイズの少ないＤ
／Ａ変換装置を提供することである。

【００１７】

【課題を解決するための手段】本発明は、上記の問題を
解決するため、位相が３６０°／ｎづつずれたｎ相のサ
イン波を発生する発振手段と、ｋビットの入力デジタル
データに基づき、３６０°／ｎづつ位相がずれたｎ相の
同一データをサンプリングデータ毎に導出し、このｎ相
の同一データをサンプリング周期のｎ倍の期間保持する
ｎ段のラッチ回路より成るラッチ手段と、上記各ラッチ
回路からのｋビットのデータにより、ｋ桁の電流スイッ
チング回路を制御し、上記発振手段からのサイン波に応
じた電流を上記ｋ桁毎に選択的に導出して各桁に対応し
た重み付け加算を行い、上記ｋビットのデータに対応し
た電流を出力するＤ／Ａ変換回路を、上記ｎ段のラッチ
回路に対応し、且つ、３６０゜／ｎづつ位相をずらせて
作動するようにｎ段設けたＤ／Ａ変換手段と、上記ｎ段
のＤ／Ａ変換回路の各出力電流を加算して入力デジタル
データの数値に対応したアナログ出力を導出する加算手
段とを設けＤ／Ａ変換装置を構成する。

【００１８】また上記のＤ／Ａ変換装置において、発振
手段から導出されるサイン波の周期を入力デジタルデー
タのサンプリング周期のｎ（整数）倍に設定し、ラッチ
手段を構成するｎ段の各ラッチ回路の信号保持期間を上
記サイン波の周期に一致させるようにする。

【００１９】また上記のＤ／Ａ変換装置において、サイ
ン波の周期を可変にする可変手段を設けるか、又は、入
力デジタルデータのサンプリング周波数を可変にするサ
ンプリング周波数可変手段を設けた構成にする。

【００２０】

【作用】上記の構成により、ｋビットの入力デジタルデ
ータはサンプリングデータ毎に、サンプリング周期のｎ
倍の信号保持期間を持つｎ段のラッチ回路に３６０°／
ｎづつ位相をずらせてラッチされる。一方発振手段より
サンプリング周期のｎ倍の周期で、且つ、３６０°／ｎ
づつ位相がずれたｎ相のサイン波出力が導出される。こ
のｎ相のサイン波出力はそれぞれ上記ｎ段のラッチ回路
に対応して設けたｎ段のＤ／Ａ変換回路に供給され、各
Ｄ／Ａ変換回路で上記入力デジタルデータのビット数に
応じたｋ桁のサイン波電流出力を導出し、このサイン波
電力出力を電流スイッチング回路で対応する上記ラッチ
回路からのｋビットの入力デジタルデータに応じたラッ
チ出力によりｋ桁毎に導出する。上記スイッチング回路
より導出されるｋ桁のサイン波電流出力は重み付け加算
して、各Ｄ／Ａ変換回路毎に位相が３６０°／ｎづつず
れたアナログ電流出力を導出する。この各Ｄ／Ａ変換回
路より導出されるアナログ電流出力は加算手段により加
算し、上記入力デジタルデータに対応したアナログ出力
を得る。

【００２１】また、上記発振手段より導出されるサイン
波の周期を可変手段により短くしたり、サンプリング周
波数可変手段により、入力デジタルデータのサンプリン
グ周波数を高くすると、高域阻止フィルタとしてのカッ
トオフ周波数が低くなり、通過帯域幅が狭くなる。即
ち、上記の可変手段を調整することにより、Ｄ／Ａ変換
装置に内蔵されることになる高域阻止フィルタの周波数
特性を調整することができる。

【００２２】

【実施例】図１は本発明のブロック図である。図１にお
いて、Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nは、入力端子
Ｔ₁より供給されるｋビットの入力デジタルデータをサ
ンプリングデータ毎に位相をずらせてアナログ電流出力
Ａ₁、Ａ₂、・・・Ａ_nに変換するＤ／Ａ変換回路であ
り、ＤＩＶは端子Ｔ₂より供給されるワードクロックＷ
・ＣＬＫを分周する分周回路、ＯＳＣは上記分周回路Ｄ
ＩＶの分周出力に同期し、サンプリングクロックのｎ倍
の周期を持ち、極小値が上記サンプリングクロックの立
ち上がりに同期した３６０°／ｎづつ位相がずれている
ｎ相のサイン波出力ｍを導出する発振回路、ＳＵＭは上
記各Ｄ／Ａ変換回路Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_n
からのアナログ電流出力Ａ₁、Ａ₂、・・・Ａ_nを加算す
る加算器、Ｃは上記加算器ＳＵＭの出力電流Ｉ_outを電
圧に変換して出力端子Ｔ₃より上記入力デジタルデータ
に応じたアナログ電圧出力を導出する電流電圧変換回路
である。

【００２３】上記の各Ｄ／Ａ変換回路Ｄ／Ａ₁、Ｄ／
Ａ₂、・・・Ｄ／Ａ_nには、上記発振回路ＯＳＣからｎ相
の対応するサイン波出力ｍが供給され、このサイン波出
力によって入力デジタルデータのビット数に応じたｋ桁
のサイン波電流出力を発生させる電流源回路が設けられ
ており、この電流源回路より導出されるｋ桁のサイン波
電流出力は、サンプリングクロックのｎ倍の周期を持
ち、極小値が上記サンプリングクロックの立ち上がりに
同期させたものにする。

【００２４】また、上記の各Ｄ／Ａ変換回路Ｄ／Ａ₁、
Ｄ／Ａ₂、・・・Ｄ／Ａ_nには、上記のサイン波電流出力
をｋビットの入力デジタルデータに応じてｋ桁毎に選択
的に導出するｋ桁のスイッチが設けられている。この各
Ｄ／Ａ変換回路Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nにそ
れぞれ設けられたｋ桁のスイッチは、入力デジタルデー
タの各サンプリングデータをサンプリング周期づつ位相
をずらせたサンプリング周期のｎ倍の周期を持つｎ相で
それぞれｋビットの信号によって制御される。

【００２５】上記ｋ桁のスイッチより導出されるサンプ
リング周波数のｎ倍の周期を持ったｋ桁のサイン波電流
出力は、Ｄ／Ａ変換回路内に設けた重み付け加算回路に
よって重み付け加算が行われる。上記各Ｄ／Ａ変換回路
Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nはそれぞれサンプリ
ング周期だけ位相がずれて順次同一動作を行う。

【００２６】今、入力端子Ｔ₁にｋビットの入力デジタ
ルデータが供給されると、この入力デジタルデータの各
サンプリングデータは、クロック入力端子Ｔ₂より供給
されるワードクロックＷ・ＣＬＫを分周回路ＤＩＶで１
／ｎに分周した分周信号に基づくサンプリング周期づつ
位相がずれたワードラッチクロックＷ・ＣＫ₁、Ｗ・Ｃ
Ｋ₂、・・・Ｗ・ＣＫ_nによってサンプリング周期づつ位
相をずらせて各Ｄ／Ａ変換回路Ｄ／Ａ₁、Ｄ／Ａ₂、・・
・Ｄ／Ａ_nに順次取り込まれ、サンプリング周期のｎ倍
の時間だけ上記ｋビットの各サンプリングデータを保持
したｋ桁の上記スイッチの制御信号となる。

【００２７】一方、上記発振回路ＯＳＣから供給される
ｎ相のサイン波出力ｍにより、各Ｄ／Ａ変換回路Ｄ／Ａ
₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nに設けた電流源回路からｋ
桁のサイン波電流出力が導出されるが、このｋ桁のサイ
ン波電流出力は、入力デジタルデータの各サンプリング
データに応じた上記の制御信号によって開閉が制御され
るｋ桁の上記スイッチを介して選択的に取り出され、重
み付け加算回路で各桁の重み付けを行いながら加算し、
上記の各サンプリングデータに対応した電流出力Ａ₁、
Ａ₂、・・・Ａ_nを導出する。この場合、各Ｄ／Ａ変換回
路Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nより導出される上
記ｎ相の電流出力Ａ₁、Ａ₂、・・・Ａ_nは順次サンプリ
ング周期づつ位相がずれ、それぞれサンプリング周期の
ｎ倍の時間を持つ信号となる。

【００２８】上記各Ｄ／Ａ変換回路Ｄ／Ａ₁、Ｄ／Ａ₂、
・・・Ｄ／Ａ_nより導出される電流出力Ａ₁、Ａ₂、・・
・Ａ_nは、すべて加算回路ＳＵＭで加算され、入力デジ
タルデータの値に対応した値のアナログ電流出力Ｉ_out
を導出し、このアナログ電流出力Ｉ_outは次段の電流電
圧変換回路Ｃで電圧値に変換されアナログ出力電圧とし
て出力される。

【００２９】この場合、上記各Ｄ／Ａ変換回路Ｄ／
Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nへの入力データがすべて
“１”の場合は各サイン波電流出力同士が重なって、出
力も１（最大値）が続く。また、上記のようにｎ個のＤ
／Ａ変換回路Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_nの電流
出力Ａ₁、Ａ₂、・・・Ａ_nは加算合成されるが、ｎ個の
電流出力Ａ₁、Ａ₂、・・・Ａ_nのそれぞれは、ｎ／２個
ずれた電流出力Ａ₁、Ａ₂、・・・Ａ_nと相補関係になる
ので、サイン波出力の周期成分そのものは互に相殺され
合計出力には現れない。

【００３０】上記のｎが奇数であっても、例えば、ｎ＝
３の場合でも３相交流の合計が零になるのと同様に互に
相殺され、合計出力には表れない。ｎ＝２の場合は単な
るエリアシング除去フィルタとして作動し、ｎ≧３の場
合はＤ／Ａ変換回路本体の通過帯域内で高域阻止フィル
タとして作動する。ｎが大きくなるに従って、高域のカ
ットオフ周波数が下がるが、これはサイン波同志の重な
り合いが、ｎの増大とともに増大し、抵抗とコンデンサ
による高域阻止フィルタを用いた処理と同様の効果が得
られるためである。

【００３１】不要帯域の成分は、殆どサンプリング周波
数自身と僅かのｎ次高調波成分である。もともと滑らか
な関数であるサイン波を使うので、エリアシング除去フ
ィルタとデエンファシスフィルタの両方を兼ねさせるこ
とができ、別途用いる高域阻止フィルタは極めて簡単な
ものでよい。

【００３２】図２は、本発明の一実施例のブロック図で
ある。図２においては、１１はサンプリング周期Ｔｓと
同一の周期を持つワードクロックＷ・ＣＬＫを１／ｎに
分周する１／ｎ分周回路、１２は上記１／ｎ分周回路１
１の出力をサンプリング周期Ｔｓ分だけ順次位相をずら
せたｎ相のワードラッチクロックＷ・ＣＫを導出するシ
フトレジスタ、１３₁、１３₂、・・・１３_nは、上記シ
フトレジスタ１２からのワードラッチクロックＷ・ＣＫ
により、ｋビットの入力デジタルデータＤａを順次３６
０°／ｎづつラッチタイミングをずらせてラッチする、
フリップフロップで構成したレジスタより成るラッチ回
路、１４₁、１４₂、・・・１４_nは、上記ラッチ回路１
３₁、１３₂、・・・１３_nに対応して設けたＤ／Ａ変換
回路である。

【００３３】上記各Ｄ／Ａ変換回路１４₁、１４₂、・・
・１４_nは、同一構成であって、入力デジタルデータＤ
ａのビット数ｋに応じて設けられた抵抗Ｒｅとトランジ
スタを電流源とする電流源回路１５と、上記各ラッチ回
路１３₁、１３₂、・・・１３_nからのｋビットの入力デ
ジタルデータＤａに対応したラッチ出力Ｑ₀₁、Ｑ₀₂、・
・・・Ｑ_0nで、上記電流源回路１５の各電流源を選択的
に導出するように制御するｋ個のスイッチより成るアナ
ログ電流スイッチ群１６と、該アナログ電流スイッチ群
１６の各スイッチより導出される各ビットの電流を重み
付け加算する抵抗Ｒと２Ｒで構成したＲ−２Ｒラダー抵
抗網１７より成っている。

【００３４】また、１８は電圧制御発振器１９の出力の
位相と、上記１／ｎ分周回路１１からの１／ｎに分周し
たワードクロックＷ・ＣＬＫの位相とを比較する位相比
較回路であり、該位相比較回路１８と上記電圧制御発振
器１９はＰＬＬ回路２０を構成し、ｎ・Ｔｓの周期で上
記ワードクロックＷ・ＣＬＫに同期したサイン波出力を
導出する。

【００３５】２１は、上記ＰＬＬ回路２０より導出され
るサイン波出力を３６０°／ｎづつ遅延させて、サンプ
リング周期Ｔｓづつ位相がずれたｎ・Ｔｓ周期のｎ相の
サイン波出力ｍを発生させる遅延素子群であり、上記ｎ
相のサイン波出力ｍは、対応する上記Ｄ／Ａ変換回路１
４₁、１４₂、・・・１４_nの電流源回路１５に供給す
る。２２は、上記各Ｄ／Ａ変換回路１４₁、１４₂、・・
・１４_nより導出される各入力デジタルデータに対応し
た電流値のアナログ電流出力Ａ₁、Ａ₂、・・・Ａ_nを加
算する加算器であり、２３は、上記加算器２２より導出
されるアナログ電流出力を電圧値に変換する電流電圧変
換回路である。

【００３６】次に図２の動作を説明する。入力信号とし
ては、ｋビットの入力デジタルデータＤａと、該入力デ
ジタルデータＤａを伝送するためのワードクロックＷ・
ＣＬＫがある。このワードクロックＷ・ＣＬＫは、サン
プリング周期Ｔｓと同一周期を持っている。上記ワード
クロックＷ・ＣＬＫは１／ｎ分周回路１１で１／ｎに分
周され、更にシフトレジスタ１２でサンプリング周期Ｔ
ｓづつ位相がずれたｎ相のワードラッチクロックＷ・Ｃ
Ｋ₁、Ｗ・ＣＫ₂、・・・Ｗ・ＣＫ_nを導出する。

【００３７】このワードラッチクロックＷ・ＣＫ₁、Ｗ
・ＣＫ₂、・・・Ｗ・ＣＫ_nは、サンプリング周期Ｔｓの
ｎ倍の周期を持ち、デューティ比が５０：５０のクロッ
ク信号であって、クロックの立ち上がりで、上記各ラッ
チ回路１３₁、１３₂、・・・１３_nに入力デジタルデー
タＤａの正しいデータをラッチできるタイミングで伝送
される。

【００３８】従って、ｋビットの入力デジタルデータＤ
ａは上記のｎ相のワードラッチクロックＷ・ＣＫ₁、Ｗ
・ＣＫ₂、・・・Ｗ・ＣＫ_nの各立ち上がりで、正しいデ
ータがフリップフロップよりなるレジスタで構成された
各ラッチ回路１３₁、１３₂、・・・１３_nに順次格納さ
れる。今、上記各ラッチ回路１３₁、１３₂、・・・１３
_nを構成しているｎ本のレジスタをレジスタＲ₁、Ｒ₂、
・・・Ｒ_nとし、この各レジスタＲ₁、Ｒ₂、・・・Ｒ_nに
入力するデータをデータＤ₁、Ｄ₂、・・・Ｄ_nとする。

【００３９】上記ｎ本のレジスタＲ₁、Ｒ₂、・・・Ｒ_n
は、サンプリング周期Ｔｓのｎ倍の時間間隔でデータを
更新し、データの更新のタイミングは各レジスタＲ₁、
Ｒ₂、・・・Ｒ_n毎に、１サンプリング時間（１Ｔｓ）づ
つずれている。そのため、一旦それぞれのレジスタ
Ｒ₁、Ｒ₂、・・・Ｒ_nに格納された各データＤ₁、Ｄ₂、
・・・Ｄ_nは、ｎ・Ｔｓ時間後に次のデータが来るまで
ｎ・Ｔｓ期間保持される。

【００４０】次に、ＰＬＬ回路２０と遅延素子群２１で
構成されたサイン波出力ｍを発生させる発振回路の動作
を説明する。この発振回路は、位相比較回路１８で電圧
制御発振器１９の出力と１／ｎ分周回路１１で１／ｎに
分周されたワードクロックＷ・ＣＬＫの位相を比較し、
電圧制御発振器１９の出力の位相が進んでいると、電圧
制御発振器１９をマイナス方向にバイアスし、遅れてい
るとプラス方向にバイアスする、電圧制御発振器１９の
制御電圧を出力する。

【００４１】制御電圧発振器１９は、上記の制御電圧に
より、該制御電圧が高ければ発振周波数を上げ、低けれ
ば発振周波数を下げたサイン波出力を導出する。この電
圧制御発振器１９のサイン波出力は、ゼロクロス点（負
から正に変わる点）が上記ワードクロックＷ・ＣＬＫの
立ち上がりに正確に同期したものとなる。

【００４２】制御電圧発振器１９より導出される上記の
サイン波出力は、遅延素子群２１に供給される。遅延素
子群２１は、遅延時間が上記のサンプリング周期Ｔｓに
等しいｎ−１個の遅延素子Ｄを直列接続した構成になっ
ているので、この遅延素子群２１に供給された上記サイ
ン波出力は上記の各遅延素子Ｄを通過する毎に上記サン
プリング周期Ｔｓづつ遅延され、順次Ｔｓづつ位相がず
れたｎ相のサイン波出力ｍ₁、ｍ₂、・・・ｍ_nを導出す
る。このｎ相のサイン波出力ｍ₁、ｍ₂、・・・ｍ_nは、
３６０°／ｎづつ位相がずれたｎ・Ｔｓの周期を持つｎ
相の上記ワードラッチクロックＷ・ＣＫ₁、Ｗ・ＣＫ₂、
・・・Ｗ・ＣＫ_nにそれぞれ同期した信号になる。図４
の（ａ）は、上記のｎ相のワードラッチクロックＷ・Ｃ
Ｋ₁、Ｗ・ＣＫ₂、・・・Ｗ・ＣＫ_nと、上記のｎ相のサ
イン波出力ｍ₁、ｍ₂、・・・ｍ_nとの関係を示したもの
である。

【００４３】次に、Ｄ／Ａ変換回路１４₁、１４₂、・・
・１４_nでの電流スイッチングにより、入力デジタルデ
ータをアナログ出力に変換するＤ／Ａ変換動作を説明す
る。上記ラッチ回路１３₁、１３₂、・・・１３_nの各レ
ジスタに保持された入力デジタルデータはｎ個あるが、
各入力デジタルデータは、それぞれ同一回路構成のＤ／
Ａ変換回路で変換されるので、Ｄ／Ａ変換回路１４₁で
のデータ変換について説明する。

【００４４】ラッチ回路１３₁のレジスタには、ｋビッ
トの入力デジタルデータＤａが格納されており、この入
力デジタルデータＤａはラッチ回路１３₁よりｋビット
の出力信号Ｑ₀₁として導出され、該出力信号Ｑ₀₁のｋビ
ットの各信号は、アナログ電流スイッチ群１６を構成す
る上記ビット数に対応したｋ個のスイッチのうちの対応
するスイッチの制御端子に供給される。

【００４５】図３は、上記アナログ電流スイッチ群１６
を構成するｋ個の各スイッチの回路構成例である。この
スイッチは、抵抗Ｒｅをコモン抵抗とし、トランジスタ
Ｔｒ₁、Ｔｒ₂、Ｔｒ₅及び、バイアス電圧源Ｖ_THより成
る差動増幅回路と、トランジスＴｒ₃、Ｔｒ₄及び、抵抗
Ｒ₂、Ｒ₃より成るレベルシフターで構成されており、上
記コモン抵抗とエミッタ接地のトランジスタＴｒ₅で電
流源回路を形成している。

【００４６】上記トランジスタＴｒ₅のベースには制御
端子Ｔ₄を介して、上記ＰＬＬ回路２０及び遅延素子群
２１より成る発振回路よりサイン波出力ｍ₁が供給さ
れ、また、端子Ｔ₅には、ラッチ回路１３₁からの入力デ
ジタルデータＤａに応じたｋビットの出力信号Ｑ₀₁の１
桁目のビット（ＬＳＢ）のデータが供給される。

【００４７】上記端子Ｔ₅に供給されるラッチ回路１３₁
の出力信号Ｑ₀₁の１桁目のビット（ＬＳＢ）の値が
“１”（或いは“０”）であると、ダイオードＤ₁、抵
抗Ｒ₁、及びトランジスタＴｒ₃、Ｔｒ₄、抵抗Ｒ₂、Ｒ₃
より成るレベルシフターにより差動増幅回路を構成する
トランジスタＴｒ₂（或いはＴｒ₁）が導通し、他方のト
ランジスタＴｒ₁（或いはＴｒ₂）が遮断状態になる。そ
の結果、上記トランジスタＴｒ₂（或いはＴｒ₁）に、上
記トランジスタＴｒ₅、抵抗Ｒｅより成る電流源回路よ
り、該トランジスタＴｒ₅のベースに供給される上記発
振回路からのサイン波出力ｍ₁に応じた電流のサイン波
出力Ｉ₁が流れる。

【００４８】上記サイン波出力ｍ₁の極小値は、対応す
るＤ／Ａ変換回路１４₁のワードラッチクロックＷ・Ｃ
Ｋ₁と同じタイミングで生じる。従って、トランジスタ
Ｔｒ₅のエミッタ接地回路と抵抗Ｒｅより成る電流源回
路はサイン波出力ｍ₁が極小のとき電流値が０で、サイ
ン波出力ｍ₁が極大値のとき電流値が最大となり、デジ
タルデータ保持期間ｎ・Ｔｓ内で極小値から極大値へ変
化し、再び極小値に戻る電流出力を導出する。即ち、上
記のデジタルデータ保持期間で上記の電流源回路は、最
初０から滑らかに立ち上がり、最初のｎ・Ｔｓ／４で電
流値が１／２となり、ｎ・Ｔｓ／２で全電流になり、ｎ
・Ｔｓ／２を過ぎると、今度は電流が減少し、３ｎ・Ｔ
ｓ／４で電流値が１／２になり、ｎ・Ｔｓで再び滑らか
に電流が０となるサイン波の出力電流Ｉ₁を導出する。
これは従来装置における方形波に代わり１／２周期分の
サイン波出力を使うことになる。

【００４９】従って、端子Ｔ₅に供給されるラッチ回路
１３₁の出力信号の１桁目のビット（ＬＳＢ）の値が
“０”であるとトランジスタＴｒ₁が導通し、上記サイ
ン波出力Ｉ₁が接地され、トランジスタＴｒ₂は遮断し
て、Ｒ−２Ｒラダー抵抗網１７には電流が供給されない
が、上記１桁目のビット（ＬＳＢ）の値が“１”である
とトランジスタＴｒ₁が遮断し、トランジスタＴｒ₂が導
通するので、該トランジスタＴｒ₂を介してＲ−２Ｒラ
ダー抵抗網１７に上記サイン波出力Ｉ₁が供給される。
その結果、１桁目のビットのデジタル値“１”或いは
“０”がアナログ値である電流の値に変換されて出力さ
れる。

【００５０】図２に示すアナログスイッチ群１６を構成
する各桁のスイッチは、上記の図３に示す構成と同一の
構成になっているので、ラッチ回路１３₁のｋビットの
出力信号Ｑ₀₁の各桁の値（“１”或いは“０”）に応
じ、各桁毎に選択的に一定の電流値を持つサイン波出力
Ｉ₁、Ｉ₂、・・・Ｉ_kを、Ｒ−２Ｒラダー抵抗網１７の
所定の位置に供給し、このＲ−２Ｒラダー抵抗網１７
で、ｋビットの各桁のサイン波出力電流Ｉ₁、Ｉ₂、・・
・Ｉ_k毎に重み付けが施された重み付け加算（バイナリ
ウエイティング）が行われ、ｋビットの入力デジタルデ
ータＤａに応じたラッチ回路１３₁の出力信号Ｑ₀₁（ｋ
ビット）に対応する出力電流Ａ₁を導出する。

【００５１】ラッチ回路１３₂、・・・１３_nに対応して
設けられたＤ／Ａ変換回路１４₂、・・・１４_nも上記の
Ｄ／Ａ変換回路１４₁と同様に動作し、ラッチ回路１
３₂、・・・１３_nに格納された入力デジタルデータＤａ
に基づく出力信号Ｑ₀₂・・・Ｑ_0nに対応した出力電流Ａ
₂、・・・Ａ_nを導出する。上記出力電流Ａ₁、Ａ₂、・・
・Ａ_nは、上記シフトレジスタ１２より上記各ラッチ回
路１３₁、１３₂、・・・１３_nに供給されるワードラッ
チクロックＷ・ＣＫ₁、Ｗ・ＣＫ₂、・・・Ｗ・ＣＫ_nに
同期しているので、ともに振幅を変調したサイン波の脈
動であるが、順次１／ｎ周期（Ｔｓ期間）だけ位相がず
れた図４の（ａ）にサイン波形で示すような信号にな
る。

【００５２】上記の各出力電流Ａ₁、Ａ₂、・・・Ａ
_nは、全て加算器２２で加算され、入力デジタルデータ
Ｄａの値に対応した電流値を持つ出力電流に変換され
る。この場合、上記各出力電流Ａ₁、Ａ₂、・・・Ａ_nが
持つ脈動成分は、上記の加算器２２で加算することによ
って相殺され図４の（ｂ）に示すような滑らかなアナロ
グ電流となる。図４の（ｂ）において、Ａ₁、Ａ₂、・・
・Ａ_nは上記の各出力電流を、またＡ₀は加算器２２の出
力として導出される上記各出力電流の和を表わしてお
り、Ａ'₀、Ａ'₁、Ａ'₂、・・・Ａ'_nは１周期前の上記各
出力電流とその和を、またＡ"₀、Ａ"₁、Ａ"₂、・・・
Ａ"_nは１周期後の上記各出力電流とその和を表わしてい
る。

【００５３】上記加算器２２の出力電流Ａ₀は、抵抗と
演算増幅器からなる電流電圧変換回路２３に導かれ、こ
こで入力デジタルデータＤａの値に応じたアナログ電圧
値を持つアナログ電圧出力Ｖ_OUTに変換され出力端子Ｔ₃
より導出される。この場合、各Ｄ／Ａ変換回路１４₁、
１４₂、・・・１４_nの出力電流をＡｉ（ｉ＝１、２、・
・・ｎ）とすると、電流電圧変換回路２３のアナログ電
圧出力Ｖ_OUTは、

【数１】で与えられる。ここで、Ｒは電流・電圧変換回路２３の
帰還抵抗である。

【００５４】上記各Ｄ／Ａ変換回路１４₁、１４₂、・・
・１４_nの各出力電流Ａｉ（ｉ＝１、２、・・・ｎ）に
含まれている周期ｎ・Ｔｓの交流成分は、互に逆位相
（１８０°）の成分が存在するので、加算器２２でこれ
らの各出力電流Ａｉ（ｉ＝１、２、・・・ｎ）を加算す
ると、上記の交流成分は相殺され電圧出力Ｖ_OUTには現
れないようになる。

【００５５】また、１個の入力デジタルデータＤａの情
報はラッチ回路１３₁、１３₂、・・・１３_nとＤ／Ａ変
換回路１４₁、１４₂、・・・１４_nによって、ｎ・Ｔｓ
期間の時間領域に分散され積和演算（積分）されるの
で、高域阻止フィルタ（低域通過フィルタ）として機能
させることができるようになる。

【００５６】即ち、入力デジタルデータＤａの各ビット
毎に対応したサイン波で与えられる信号は、元の入力デ
ジタルデータＤａのインパルス関数に対して点拡がりの
関数として作用するので、高域阻止フィルタとしての機
能が出る。実際には、等価的なｎ次のトランスバーサル
フィルタを演算することと同じになる。元来、アナログ
信号をＡ／Ｄ変換によりデジタル信号に変換する場合、
前もって折り返し歪みを防止する目的で、前置高域阻止
フィルタを使用している。

【００５７】また、入力デジタルデータＤａは、デジタ
ルサンプリングデータであるが、デジタルサンプリング
データそのものは、前後の微小時間領域においては、点
拡がりの関数のように相関を持っているので、本発明の
ようにサイン波等の関数で近似を行いアナログ信号に変
換することは理にかなった処理方法であると云える。

【００５８】また、Ｄ／Ａ変換回路１４₁、１４₂、・・
・１４_nの分割数ｎ即ち、積分の区間ｎの大きさによ
り、高域阻止フィルタとしての通過帯域は異なり、ｎが
大きくなる程カットオフ周波数は低くなり、急峻な信号
は周辺値と平均化され減少する。即ち、上記積分の区間
ｎの値を大きくすれば通過帯域は狭くなるので、このｎ
の値を１／ｎ分周回路１１の分周数の調整で、適宜選定
することにより高域阻止フィルタとしての帯域制限周波
数（カットオフ周波数）を可変にし、これを調整するこ
とができる。

【００５９】また、入力デジタルデータＤａのサンプリ
ング周期Ｔｓをオーバーサンプリング等の周知の方法に
より可変しても、上記と同様に高域阻止フィルタとして
の帯域制限周波数を調整することができる。

【００６０】

【発明の効果】本発明は、上記の構成であるので、Ｄ／
Ａ変換を行う電流スイッチは、サイン波で与えられる滑
らかな電流のオンオフを繰り返しており、急激な電流の
変化がないので、方形波を扱う場合のような電流の急激
な変化に伴う高周波ノイズの発生を極めて少なくするこ
とができる。また、同一デジタルデータを位相をずらせ
たｎ段の滑らかなサイン波形でＤ／Ａ変換し、この積和
によりアナログ出力を得るようにしているので、高域阻
止フィルタを内蔵した形になり、エリアシング除去用フ
ィルタやディエンファシスフィルタを別個に設ける必要
がなく、そのためこれらのフィルタによる伝送系の品質
劣化が生ずることがなくなるとともに、これらの減衰特
性の急峻なフィルタによる位相遅れに起因した歪みが生
ずるという問題もない。

【図面の簡単な説明】

【図１】本発明の概要を示すブロック図である。

【図２】本発明の一実施例の構成図である。

【図３】本発明の要部の一例を示す回路図である。

【図４】本発明の動作説明図である。

【図５】従来例の構成図である。

【符号の説明】

１１１／ｎ分周回路１３₁、１３₂、・・・１３_n ラッチ回路１４₁、１４₂、・・・１４_n Ｄ／Ａ変換回路１６アナログ電流スイッチ群１７Ｒ−２Ｒラダー抵抗網２０ＰＬＬ回路２１遅延素子群２２加算器Ｄ／Ａ₁、Ｄ／Ａ₂、・・・Ｄ／Ａ_n Ｄ／Ａ変換回路ＤＩＶ１／ｎ分周回路ＯＳＣ発振回路ＳＵＭ加算器

Claims

【特許請求の範囲】

【請求項１】位相が３６０°／ｎづつずれたｎ相のサイ
ン波を発生する発振手段と、ｋビットの入力デジタルデータに基づいて、３６０゜／
ｎづつ位相がずれたｎ相の同一データをサンプリングデ
ータ毎に導出し、このｎ相の同一データをサンプリング
周期のｎ倍の期間保持するｎ段のラッチ回路より成るラ
ッチ手段と、上記各ラッチ回路からのｋビットのデータにより、ｋ桁
の電流スイッチング回路を制御し、上記発振手段からの
サイン波に応じた電流を上記ｋ桁毎に選択的に導出して
各桁に対応した重み付け加算を行い、上記ｋビットのデ
ータに対応した電流を出力するＤ／Ａ変換回路を、上記
ｎ段のラッチ回路に対応し、且つ、３６０゜／ｎづつ位
相をずらせて作動するようにｎ段設けたＤ／Ａ変換手段
と、上記ｎ段のＤ／Ａ変換回路の各出力電流を加算して入力
デジタルデータの数値に対応したアナログ出力を導出す
る加算手段とを設けたことを特徴とするＤ／Ａ変換装
置。
【請求項２】請求項１記載のＤ／Ａ変換装置において、
発振手段から導出するサイン波の周期を入力デジタルデ
ータのサンプリング周期のｎ（整数）倍に設定し、ラッ
チ手段を構成するｎ段の各ラッチ回路の信号保持期間を
上記サイン波の周期に一致させるようにしたことを特徴
とするＤ／Ａ変換装置。
【請求項３】請求項２記載のＤ／Ａ変換装置において、
サイン波の周期を可変にする可変手段を設けたことを特
徴とするＤ／Ａ変換装置。
【請求項４】請求項２記載のＤ／Ａ変換装置において、
入力デジタルデータのサンプリング周波数を可変にする
サンプリング周波数可変手段を設けたことを特徴とする
Ｄ／Ａ変換装置。