JP2806059B2 - 位相同期ループシンセサイザ - Google Patents

位相同期ループシンセサイザ

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    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、時分割多重方式の無線
機の位相同期ループシンセサイザに利用する。特に、高
速切替可能なダイレクトディジタルシンセサイザを用い
た位相同期ループシンセサイザに関するものである。
【０００２】
【従来の技術】図４は従来例の位相同期ループシンセサ
イザのブロック構成図である。
【０００３】従来、位相同期ループシンセサイザは、高
速切替可能な方式としてリファレンス信号として周波数
を高くとるダイレクトディジタルシンセサイザ採用の方
式が有効であることが判明している。
【０００４】ダイレクトディジタルシンセサイザ方式の
位相同期ループシンセサイザは、図４に示すように、一
般の位相同期ループシンセサイザと同様な構成で実現さ
れている。この特徴は固定分周器16の採用とダイレクト
ディジタルシンセサイザ11の出力周波数にあり、一般の
位相同期ループシンセサイザでは分周器は可変分周器を
使用し、得ようとする周波数の周波数間隔に相当する固
定周波数の信号をダイレクトディジタルシンセサイザ11
が発信するように構成されるが、ダイレクトディジタル
シンセサイザ方式のシンセサイザでは分周器の分周比は
常に固定であり、逆にリファレンス信号であるダイレク
トディジタルシンセサイザ11の出力周波数を可変にして
いる。
【０００５】位相同期ループとしての動作原理は一般の
位相同期ループシンセサイザと同様に、指定する周波数
の正弦波を出力するダイレクトディジタルシンセサイザ
11、ループフィルタ14の出力する直流電圧に応じて発信
周波数が変わる可変周波数発振器（電圧制御発振器、Ｖ
ＣＯ）15、固定分周器16、位相比較器12などから構成さ
れ、位相比較器12は固定分周器16にて分周された出力信
号とダイレクトディジタルシンセサイザ11の出力信号と
の位相差分に相当する幅のパルスをループフィルタ14に
出力する。ループフィルタ14にてリップル分が除かれた
位相差分信号に基づき可変周波数発振器15は位相差分を
低減するように発信周波数を制御する。ダイレクトディ
ジタルシンセサイザ11の出力信号の周波数は特に周波数
間隔に制限を受けないので位相比較は高い周波数で可能
となり、位相同期ループの応答速度を速めることができ
る。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来例の位相同期ループシンセサイザでは、切替速度を速
めるために、ダイレクトディジタルシンセサイザを採用
すると位相比較は高い周波数で可能となり、位相同期ル
ープループの応答速度を速めることができるが、ダイレ
クトディジタルシンセサイザを実現するために使用する
高速のディジタルアナログコンバータおよび加算器など
は消費電力が多く、ダイレクトディジタルシンセサイザ
の発生する波形に歪みがあるとＣ／Ｎ（搬送波対雑音
比）が劣化し、スプリアスが発生するなど欠点も多かっ
た。特に、携帯無線機に採用する場合には消費電力の多
いことが致命的な欠点であった。
【０００７】本発明は上記の欠点を解決するもので、消
費電力が少なく、ダイレクトディジタルシンセサイザの
動作による希望外周波数の雑音の発生を抑制し、かつ高
速切替ができる位相同期ループシンセサイザを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、周波数が可変
なレファレンス信号を発生するダイレクトディジタルシ
ンセサイザと、入力する制御電圧に対応する周波数の信
号を出力する可変周波数発振手段、この可変周波数発振
手段の出力信号の周波数を分周する固定分周器および上
記ダイレクトディジタルシンセサイザの出力周波数とこ
の固定分周器の出力周波数とを位相比較して上記制御電
圧を発生する位相比較器、この位相比較器の出力が入力
されるループフィルタを含む位相同期ループとを備えた
位相同期ループシンセサイザにおいて、無線機が送信ま
たは受信するタイムスロットに同期して所定時間上記ダ
イレクトディジタルシンセサイザを動作させる制御信号
を入力する制御信号入力端子と、この制御信号に基づき
上記位相比較器の出力と上記ループフィルタの入力とを
接続または断にするスイッチとを備え、上記ダイレクト
ディジタルシンセサイザは上記制御信号に基づき上記所
定時間動作、停止する手段を含むことを特徴とする。
【０００９】また、本発明は、上記所定時間とは上記位
相同期ループが上記タイムスロットに十分追従して同期
する時間であることができる。
【００１０】さらに、上記固定分周器は上記制御信号に
基づきリセットする手段を含むことができる。
【００１１】
【作用】制御信号入力端子には無線機が送信または受信
するタイムスロットに同期して所定時間ダイレクトディ
ジタルシンセサイザを動作させる制御信号を入力する。
位相比較器の出力はこの制御信号に基づき動作するスイ
ッチによりループフィルタへ入力され、ダイレクトディ
ジタルシンセサイザは上記制御信号に基づき上記所定時
間動作する。
【００１２】また、上記所定時間とは位相同期ループが
上記タイムスロットに十分追従して同期する時間であ
り、さらに、固定分周器は上記制御信号に基づきリセッ
トすることができる。
【００１３】以上により消費電力が少なく、ダイレクト
ディジタルシンセサイザの動作による希望外周波数の雑
音の発生を抑制し、かつ高速切替ができる。
【００１４】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例位相同期ループシンセサイ
ザのブロック構成図である。
【００１５】図１において、位相同期ループシンセサイ
ザは、周波数が可変なレファレンス信号を発生するダイ
レクトディジタルシンセサイザ11と、入力する制御電圧
に対応する周波数の信号を出力する可変周波数発振手段
としてループフィルタ14および可変周波数発振器15、可
変周波数発振器15の出力信号の周波数を分周する固定分
周器16およびダイレクトディジタルシンセサイザ11の出
力周波数と固定分周器16の出力周波数とを位相比較して
上記制御電圧を発生する位相比較器12を含む位相同期グ
ループとを備える。
【００１６】ここで本発明の特徴とするところは、無線
機が送信または受信するタイムスロットに同期して所定
時間ダイレクトディジタルシンセサイザ11を動作させる
制御信号を入力する制御信号入力端子17と、この制御信
号に基づきその出力を有効にするアナログスイッチ13と
を備え、ダイレクトディジタルシンセサイザ11は上記制
御信号に基づき上記所定時間動作する手段を含むことに
ある。
【００１７】また、上記所定時間は上記位相同期ループ
が上記タイムスロットに十分追従して同期する時間であ
る。
【００１８】さらに、固定分周器16は上記制御信号に基
づきリセットする手段を含む。
【００１９】このような構成の位相同期ループシンセサ
イザの動作について説明する。図２は本発明の位相同期
ループシンセサイザの各部分の信号のタイムチャートで
ある。図３は本発明の位相同期ループシンセサイザのダ
イレクトディジタルシンセサイザのブロック構成図であ
る。
【００２０】図１において、位相比較器12は固定分周器
16にて分周された入力信号とダイレクトディジタルシン
セサイザ11の出力信号との位相差分に相当する幅のパル
スをループフィルタ14に出力する。ループフィルタ14に
てリップル分が除かれた位相差分信号に基づき位相差分
を低減するように発信周波数を制御する。位相比較器12
とループフィルタ14との間にはアナログスイッチ13が挿
入され、制御信号入力端子17に入力されるタイムスロッ
トに同期した制御信号が「Ｈ」の場合には抵抗値がほぼ
零になり、制御信号が「Ｌ」の場合には抵抗値がほぼ無
限大に近くなる。また、制御信号入力端子17に入力され
る制御信号が「Ｌ」の場合にはダイレクトディジタルシ
ンセサイザ11は動作を停止し、かつ固定分周器16はリセ
ットする。
【００２１】図２について各部分の信号の波形を送信時
について説明する。受信についても同様である。21は本
発明が利用されているＴＤＭ方式（時分割多重方式）の
無線機が送信（受信）すべきタイムスロットを表す信号
で「Ｈ」の期間に送信（受信）信号22のように電波が送
信（受信）される。23は図１の制御信号入力端子17に入
力される信号であり、「Ｌ」の期間は図１の位相同期ル
ープループは動作せずループフィルタ14の出力波形はロ
ックがかかっている状態の電圧から徐々にずれていく。
この模様はループフィルタ14の出力波形24に表される。
この「ずれ」は送信（受信）すべきタイムスロットの間
には許容された値を維持するべく使用素子、回路を選ぶ
必要がある。たとえば、可変周波数発振器15の入力部に
Ｃ−ＭＯＳのオペアンプでボルテージフォロワ回路を設
けインピーダンスを高くし、またできる限りオープンイ
ンピーダンスの高いアナログスイッチ13を採用するなど
である。さらに、制御信号入力端子17に入力される信号
が「Ｈ」を維持する時間はループの応答速度で決めら
れ、充分に可変周波数発振器15の発信周波数が安定する
だけの所定の時間をとる。この間に、ループフィルタの
出力波形24には位相同期がかかるまでの過渡波形が表れ
る。
【００２２】図３において、位相加算幅レジスタ31はラ
ッチ回路で、外部（中央処理部など）からあらかじめ設
定された位相加算幅をバイナリデータで記憶している。
加算器32はラッチ33の出力と位相加算幅レジスタ31の出
力を加算する。ラッチ33は加算器32の出力をシステムク
ロック発振器34の発生するシステムクロックの立ち上が
りでラッチする。すなわち、ラッチ33の出力は加算器32
のビット幅をモジュロとして、システムクロック毎に位
相加算幅レジスタ31の値づつ増されていく。ディジタル
アナログコンバータ35はＲＯＭ36の指定するディジタル
データに相当する電圧を発生し、ＲＯＭ36には加算器32
のビット幅をモジュロとして正弦波の瞬時値に相当する
値が記憶されている。したがって、ディジタルアナログ
コンバータ35からは位相加算器幅レジスタ31の値の逆数
に比例した周波数の階段波が出力されスムージングフィ
ルタ37にて高調波成分が落とされ正弦波が出力される。
制御信号入力端子38の入力が「Ｌ」の場合にはラッチ33
にリセットがかかり、ダイレクトディジタルシンセサイ
ザの構成素子がＣ−ＭＯＳであれば、消費電流は格段に
低下する。低下の度合いはシステムクロックの周波数が
高いほど大きい。
【００２３】
【発明の効果】以上説明したように、本発明は、消費電
力が少なく、ダイレクトディジタルシンセサイザの動作
による希望外周波数の雑音の発生を抑制し、かつ高速切
替ができる優れた効果がある。
【図面の簡単な説明】
【図１】 本発明一実施例位相同期ループシンセサイザ
のブロック構成図。
【図２】 本発明の位相同期ループシンセサイザの各部
分の信号のタイムチャート。
【図３】 本発明の位相同期ループシンセサイザのダイ
レクトディジタルシンセサイザのブロック構成図。
【図４】 従来例の位相同期ループシンセサイザのブロ
ック構成図。
【符号の説明】
11 ダイレクトディジタルシンセサイザ 12 位相比較器 13 アナログスイッチ 14 ループフィルタ 15 可変周波数発振器 16 固定分周器 17、38 制御信号入力端子 21 無線機が送信（受信）するタイムスロット 22 送信（受信）信号 23 送信（受信）するタイムスロットに同期した制御
信号 24 ループフィルタの出力波形 31 位相加算幅レジスタ 32 加算器 33 ラッチ 34 システムクロック発振器 35 ディジタルアナログコンバータ 36 ＲＯＭ 37 スムージングフィルタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/18

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 周波数が可変なレファレンス信号を発生
    するダイレクトディジタルシンセサイザと、入力する制
    御電圧に対応する周波数の信号を出力する可変周波数発
    振手段、この可変周波数発振手段の出力信号の周波数を
    分周する固定分周器および上記ダイレクトディジタルシ
    ンセサイザの出力周波数とこの固定分周器の出力周波数
    とを位相比較して上記制御電圧を発生する位相比較器、
    この位相比較器の出力が入力されるループフィルタを含
    む位相同期ループとを備えた位相同期ループシンセサイ
    ザにおいて、 無線機が送信または受信するタイムスロットに同期して
    所定時間上記ダイレクトディジタルシンセサイザを動作
    させる制御信号を入力する制御信号入力端子と、この制
    御信号に基づき上記位相比較器の出力と上記ループフィ
    ルタの入力とを接続または断にするスイッチとを備え、 上記ダイレクトディジタルシンセサイザは上記制御信号
    に基づき上記所定時間動作、停止する手段を含むことを
    特徴とする位相同期ループシンセサイザ。
  2. 【請求項２】 上記所定時間とは上記位相同期ループが
    上記タイムスロットに十分追従して同期する時間である
    請求項１記載の位相同期ループシンセサイザ。
  3. 【請求項３】 上記固定分周器は上記制御信号に基づき
    リセットする手段を含む請求項１記載の位相同期ループ
    シンセサイザ。
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