JPH07212234A - Ｄａ変換器およびそれを用いた周波数シンセサイザ - Google Patents

Ｄａ変換器およびそれを用いた周波数シンセサイザ

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JPH07212234A
JPH07212234A JP6006130A JP613094A JPH07212234A JP H07212234 A JPH07212234 A JP H07212234A JP 6006130 A JP6006130 A JP 6006130A JP 613094 A JP613094 A JP 613094A JP H07212234 A JPH07212234 A JP H07212234A
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Kazuyuki Hori
一行 堀
Masaru Kokubo
優 小久保
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Abstract

(57)【要約】 【目的】 デルタシグマ変調による補間を用いたＤＡ変
換器の出力信号を高精度化し、ＤＡ変換器を用いた周波
数シンセサイザの出力周波数の変動を抑える。 【構成】 Ｎビット入力ディジタル信号の下位ｎビット
をデルタシグマ変調するデルタシグマ変調器１００と、
上位（Ｎ−ｎ）ビット、および、上位（Ｎ−ｎ）ビット
＋１ＬＳＢに対応する各電流源スイッチセル４０２の選
択に用いる第１、第２の信号を出力する第１、第２の信
号出力器１０、１１と、デルタシグマ変調器１００の出
力変化に基づき第１の信号と第２の信号のいずれか一方
を選択する信号選択回路１２と、信号選択回路３で選択
した第１、第２の信号に対応して出力状態となった各電
流源スイッチセル４０２の出力電流の総和の平滑化を行
なうフィルタ回路５００とを設けたＤＡ変換器。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換するＤＡ変換器に係わり、特に、高分解
能を得るのに好適なＤＡ変換器と、それを用いた周波数
シンセサイザに関するものである。
【０００２】
【従来の技術】ディジタル信号をアナログ信号に変換す
るＤＡ変換器には、例えば、特開昭５６−１５３８３２
号公報に開示されているような、行列状に配置された電
流源スイッチセルを用いたセルマトリクス形ＤＡ変換器
がある。図１３は、従来例のセルマトリクス形ＤＡ変換
器の構成を示すブロック図である。このセルマトリクス
形ＤＡ変換器は、６ビットディジタル信号をＤＡ変換す
るものであり、電流源スイッチセル４０２の８×８行列
から成る電流源スイッチセルアレイ４０１と、この電流
源スイッチセルアレイ４０１中の各電流源スイッチセル
４０２を選択するために用いられる第１の列デコード回
路４０３と第２の列デコード回路４１１および行デコー
ド回路４０６から構成されている。６ビットの入力信号
のうちの上位３ビットは、信号線６４〜６６を介して、
第１の列デコード回路４０３に供給され、第１の列デコ
ード回路４０３の出力は、信号線４２１〜４２８を介し
て第２の列デコード回路４１１へ供給される。一方、６
ビットの入力信号のうちの下位３ビットは、信号線６１
〜６３を介して行デコード回路４０６へ供給される。
【０００３】第１の列デコード回路４０３は、入力信号
の上位３ビット信号をデコードして第１の列選択信号Ｒ
Ａ０〜ＲＡ７を生成し、それぞれ信号線４２１〜４２８
を介して電流源スイッチセルアレイ４０１に供給する。
第２の列デコード回路４１１は、第１の列デコード回路
４０１の出力信号ＲＡ０〜ＲＡ７を入力して、第２の列
選択信号ＲＲ０〜ＲＲ７を生成し、それぞれ信号線４３
１〜４３８を介して電流源スイッチセルアレイ４０１へ
供給する。行デコード回路４０６は、入力信号の下位３
ビット信号をデコードして行選択信号ＣＲ０〜ＣＲ７を
生成し、それぞれ信号線４４１〜４４８を介して電流源
スイッチセルアレイ４０１へ供給する。電流源スイッチ
セルアレイ４０１では、同一列に属する電流源スイッチ
セル４０２には共通の第１の列選択信号、もしくは、共
通の第２の列選択信号が供給され、また、同一行に属す
る電流源スイッチセル４０２には共通の行選択信号が供
給される。電流源スイッチセル４０２は、第１、第２の
列選択信号と、行選択信号に応じて開閉するスイッチ回
路と、定電流源から構成され、この電流源スイッチセル
４０２の出力電流は、同一行に属する電流源スイッチセ
ルに共通に接続された出力信号線群７１〜７８を介し
て、信号線７０を通じて取り出すことができる。
【０００４】以下、このような構成のセルマトリクス形
ＤＡ変換器の動作説明を、ディジタル入力信号が「０１
１１１１」の場合を例として行なう。６ビットディジタ
ル信号が入力されると、第１の列デコード回路４０３
は、上位３ビットを入力とし、この３ビットが表す数
「０１１」に応じて第１の列選択信号ＲＡ０〜ＲＡ７の
うち１本の列選択信号ＲＡ３を活性化させる。また、第
２の列デコード回路４１１は、第１の列選択信号群ＲＡ
０〜ＲＡ７を入力として、第２の列選択信号ＲＲ０〜Ｒ
Ｒ７のうち、６ビット入力信号の上位３ビットが表す数
「０１１」に等しい数の列選択信号ＲＲ０〜ＲＲ２を活
性化させる。そして、行デコード回路４０６は、６ビッ
ト入力信号のうち下位３ビットを入力として、行選択信
号ＣＲ０〜ＣＲ７のうち６ビット入力信号の下位３ビッ
トが表す数「１１１」に等しい数の行選択信号ＣＲ０〜
ＣＲ６を活性化させる。各電流源スイッチセル４０２の
スイッチ回路は、これら３種類の選択信号を入力し、第
１の列選択信号が活性状態かつ行選択信号が活性状態の
とき、または、第２の列選択信号が活性状態のときにス
イッチを閉じることにより電流源スイッチセルを出力状
態にする。本例では、信号線４２４が接続されている列
の、信号線４４１〜４４７が接続されている行に属する
７個の電流源スイッチセルと、信号線４３１〜４３３が
接続されている列に属する２４個の電流源スイッチセル
との合計３１個の電流源スイッチセルが出力状態とな
る。
【０００５】このようなＤＡ変換器の分解能以上の分解
能を得るために、時間的な補間を用いる技術が考えられ
る。例えば、「０１１１１１」と、これよりも１だけ大
きい「１０００００」が高速に繰り返すような信号を生
成し、この信号をＤＡ変換し、そして、このＤＡ変換器
出力を、低域通過特性を有するフィルタ回路を用いて平
滑化する。このことにより、「０１１１１１」に対応す
る出力値と「１０００００」に対応する出力値の中間の
出力値が得られ、６ビットのＤＡ変換器を用いて、等価
的に７ビットの分解能が得られることになる。このよう
な時間的な補間のための信号系列を得る例として、デル
タシグマ変調を用いる技術を図１４に示す。
【０００６】図１４は、デルタシグマ変調を用いたＤＡ
変換器の構成例を示すブロック図である。本図では、４
ビットのデルタシグマ変調器（図中、ΔΣ変調器と記
載）１００と、遅延器２００と、加算器３００と、６ビ
ットのセルマトリクス形ＤＡ変換器４００と、低域通過
フィルタ５００を用いて、１０ビットの分解能を有する
ＤＡ変換器を構成している。以下、このＤＡ変換器に
「０１１１１１０００１」の１０ビットの入力信号１が
入力された場合の動作を説明する。入力信号１のうち、
「０００１」なる下位４ビット信号３はデルタシグマ変
調器１００に入力され、１ビット信号５に変換される。
この１ビット信号５は「０」と「１」から成る信号系列
であり、４ビット分解能での１ＬＳＢを表現しているた
め、デルタシグマ変調器１００の高いサンプリング周波
数に同期して「０」と「１」が１５対１の比率で出現す
る。
【０００７】一方、入力信号１のうち「０１１１１１」
なる６ビット信号２はデルタシグマ変調器１００の入出
力間の遅延に等しい段数を有する遅延器２００によって
遅延された後、加算器３００によって、デルタシグマ変
調器１００からの１ビット信号５と加算される。ただ
し、６ビット信号２が「１１１１１１」の場合は桁上が
りによるオーバーフローを防止するために、加算を禁止
する必要がある。加算器３００の加算結果は、「０１１
１１１」と「１０００００」が１５対１の比率で出現す
る６ビットの信号系列６となる。この信号系列６を、図
１３で詳細を示した６ビットのセルマトリクス形ＤＡ変
換器４００によってＤＡ変換し、出力電流７を低域通過
フィルタ５００によって電圧に変換すると共に、高周波
成分を除去することによって、１０ビットの分解能を有
するアナログ出力信号８が得られる。
【０００８】この時のセルマトリクス形ＤＡ変換部４０
０の動作を、次の図１５、および、図１６を用いて説明
する。図１５、および、図１６は、図１３におけるセル
マトリクス形ＤＡ変換器の動作例を示す説明図である。
図１５に示す例は、入力ディジタル信号が「０１１１１
１」の場合の図１３における第１、第２の列デコード回
路４０３、４１１の出力信号ＲＡ０〜ＲＡ７、ＲＲ０〜
ＲＲ７と、行デコード回路４０６の出力信号ＣＲ０〜Ｃ
Ｒ７、および、電流源スイッチセルアレイ４０１の各電
流源スイッチセル４０２の状態を模式的に表したもので
ある。本図１５において、１７４は第１の列選択信号の
状態を表しており、「０１１」なる上位３ビットを図１
３における第１の列デコード回路４０３でデコードする
ことにより、第１の列選択信号のうちＲＡ３のみが活性
状態となっていることを示している。また、１７３は第
２の列選択信号の状態を表しており、第１の列選択信号
を図１３における第２の列デコード回路４１１でデコー
ドすることにより、第２の列選択信号のうちＲＲ０〜Ｒ
Ｒ２が活性状態となっていることを示している。また、
１７５は行選択信号の状態を表しており、「１１１」な
る下位３ビットを図１３における行デコード回路４０６
でデコードすることにより、行選択信号のうちＣＲ０〜
ＣＲ６が活性状態となっていることを示している。電流
源スイッチセルアレイ４０１のうちの電流源スイッチセ
ル群１７１は、第１の列選択信号と行選択信号が活性化
することにより出力状態になっており、また、電流源ス
イッチセル群１７２は、第２の列選択信号が活性化する
ことにより出力状態になっている。従って、入力ディジ
タル信号が「０１１１１１」の場合には３１個の電流源
スイッチセルが出力状態となる。
【０００９】一方、図１６に示す例は、入力ディジタル
信号が「１０００００」の場合の図１３における各デコ
ード回路（第１、第２の列デコード回路４０３、４１
１、行デコード回路４０６）の各出力信号（ＲＡ０〜Ｒ
Ａ７、ＲＲ０〜ＲＲ７、ＣＲ０〜ＣＲ７）、および、各
電流源スイッチセル４０２の状態を模式的に表したもの
である。本図１６において、１７７は第１の列選択信号
の状態を表しており、「１００」なる上位３ビットを、
図１３における第１の列デコード回路４０３でデコード
することにより、第１の列選択信号のうちＲＡ４のみが
活性状態となっていることを示している。また、１７８
は第２の列選択信号の状態を表しており、第１の列選択
信号を、図１３における第２の列デコード回路４１１で
デコードすることにより、第２の列選択信号のうちＲＲ
０〜ＲＲ３が活性状態となっていることを示している。
また、１７９は行選択信号の状態を表しており、「００
０」なる下位３ビットを、図１３における行デコード回
路４０６でデコードすることにより行選択信号はすべて
不活性状態になることを示している。電流源スイッチセ
ルアレイ４０１のうち、電流源スイッチセル群１７６は
第２の列選択信号が活性化することにより出力状態にあ
る電流源スイッチセルである。従って、入力ディジタル
信号が「１０００００」の場合には３２個の電流源スイ
ッチセルが出力状態となる。
【００１０】以上の図１５と図１６で示した２通りの入
力ディジタル信号が時系列的に繰り返され、各々の入力
ディジタル信号に対するアナログ出力を平滑化すること
により、ＤＡ変換器が本来有する分解能以上の分解能を
得ることができる。このようなデルタシグマ変調を利用
したＤＡ変換器は、オーディオ機器や通信機器等に用い
られている。しかし、このような従来のセルマトリクス
形ＤＡ変換器を用いる場合には、図１３における第１の
列デコード回路４０３と第２の列デコード回路４１１の
応答の間に時間的な遅延が存在するとき、入力ディジタ
ル信号の変化によって選択されている列が変化する際
に、一時的に列選択信号が誤った状態を取るためグリッ
チが発生する。図１４におけるデルタシグマ変調器１０
０を用いたＤＡ変換では、セルマトリクス形ＤＡ変換器
４００の入力ディジタル信号が「０１１１１１」と「１
０００００」の間を高速で振動する信号系列の場合、デ
ルタシグマ変調器１００の出力信号の変化に伴い列デコ
ード回路が動作するため、次の図１７で示すグリッチが
大量に発生するという問題を有している。
【００１１】図１７は、図１４におけるセルマトリクス
形ＤＡ変換器でのタイミング状態を示すタイミングチャ
ートである。本図は、図１３における第２の列デコーダ
回路４１１の応答がｄｔなる時間遅延を有している場合
を例としたグリッチ発生の様子を表している。まず時刻
ｔ１において、第１の列選択信号のうちＲＡ３と行選択
信号ＣＲ０〜ＣＲ６が活性状態から不活性状態に変化す
る。これにより、図１５における電流源スイッチセル群
１７１に属する７個の電流源スイッチセル４０２が選択
状態から非選択状態へ変化するため、出力電流Ｉｏｕｔ
は７ＬＳＢ分だけ減少する。次に時刻ｔ２において、第
２の列選択信号のうちＲＲ３が不活性状態から活性状態
へ変化することにより、ＲＲ３によって制御される８個
の電流源スイッチセルが非選択状態から選択状態へ変化
するため、出力電流Ｉｏｕｔは８ＬＳＢ分だけ増加す
る。このとき出力電流Ｉｏｕｔは、当初の状態（時刻ｔ
１）からは１ＬＳＢ分だけ増加したことになるが、途中
の時刻ｔ１〜ｔ２の間の一時的な誤動作がグリッチの原
因となる。
【００１２】
【発明が解決しようとする課題】解決しようとする問題
点は、従来のデルタシグマ変調器を用いて分解能を向上
させるセルマトリクス形ＤＡ変換器では、デルタシグマ
変調器の出力信号の変化に伴って、電流源スイッチセル
を選択する信号を生成しており、電流源スイッチセルの
選択信号を生成する各回路の動作時間に相違がある場合
には、大量のグリッチが発生してしまう点である。本発
明の目的は、これら従来技術の課題を解決し、グリッチ
の発生を低減して、精度の高い出力信号を得ることを可
能とするＤＡ変換器およびそれを用いた周波数シンセサ
イザを提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＡ変換器は、（１）図１に示すように、
Ｎビットの入力ディジタル信号のうち、下位ｎビットを
デルタシグマ変調して１ビットの信号系列に変換して出
力するデルタシグマ変調器１００と、入力ディジタル信
号の上位（Ｎ−ｎ）ビットに対応する各電流源スイッチ
セル４０２の選択に用いる第１の信号を出力する第１の
信号出力器１０と、上位（Ｎ−ｎ）ビットと１ＬＳＢ異
なるディジタル信号に対応する各電流源スイッチセル４
０２の選択に用いる第２の信号を出力する第２の信号出
力器１１と、電流源スイッチセル４０２の選択に用いる
信号を、デルタシグマ変調器１００の出力変化に基づ
き、第１の信号出力器１０から出力された第１の信号と
第２の信号出力器１１から出力された第２の信号のいず
れか一方から選択する信号選択回路１２と、デルタシグ
マ変調器１００の出力変化に基づき信号選択回路３で選
択した第１、第２の信号に対応して出力状態となった電
流源スイッチセルアレイ４０１の各電流源スイッチセル
４０２の出力電流の総和を平滑化して出力するフィルタ
回路５００とを設けることを特徴とする。また、（２）
図２に示すように、Ｎビットの入力ディジタル信号のう
ち、下位ｎビットをデルタシグマ変調して１ビットの信
号系列に変換して出力するデルタシグマ変調器１００
と、入力ディジタル信号の上位（Ｎ−ｎ）ビットのう
ち、上位ｍビットをデコードして、この上記ｍビット信
号の意味する数に対応した電流源スイッチセルアレイ４
０１の１つの列を選択する列選択信号を出力する第１の
列デコード回路４０３と、上位ｍビットをデコードし
て、この上位ｍビット信号の意味する数未満の数に対応
した電流源スイッチセルアレイ４０１の全ての列の各電
流源スイッチセル４０２を出力状態とさせる列出力状態
設定信号を出力する第２の列デコード回路４０４と、入
力ディジタル信号の上位（Ｎ−ｎ）ビットのうち、下位
（Ｎ−ｎ−ｍ）ビットをデコードして、この下位（Ｎ−
ｎ−ｍ）ビット信号の意味する数に対応した電流源スイ
ッチセルアレイ４０１の１つの行を選択する行選択信号
を出力して、この行選択信号で選択される行と第１の列
デコード回路４０３が出力する列選択信号で選択される
列にある電流源スイッチセルアレイ４０１の各電流源ス
イッチセル４０２を出力状態とさせる第１の行デコード
回路４０５と、下位（Ｎ−ｎ−ｍ）ビットをデコードし
て、この下位（Ｎ−ｎ−ｍ）ビット信号の意味する数未
満の数に対応した電流源スイッチセルアレイ４０１の全
ての行の各電流源スイッチセル４０２を選択する全行選
択信号を出力して、この全行選択信号で選択される各行
と第１の列デコード回路４０３が出力する列選択信号で
選択される列にある電流源スイッチセルアレイ４０１の
各電流源スイッチセル４０２を出力状態とさせる第２の
行デコード回路４０６と、デルタシグマ変調器１００の
出力の活性状態と不活性状態に基づき、第１の行デコー
ド回路４０５が出力した行選択信号の電流源スイッチセ
ルアレイ４０１への入力を制御して、当該する電流源ス
イッチセル４０２の出力状態を切り換えさせる選択回路
３０２と、デルタシグマ変調器１００の出力の活性状態
と不活性状態での電流源スイッチセルアレイ４０１の出
力電流の総和を平滑化して出力するフィルタ回路５００
とを設けることを特徴とする。また、（３）上記（２）
に記載のＤＡ変換器において、第１の列デコード回路４
０３と第２の列デコード回路４０４、および、第１の行
デコード回路４０５と第２の行デコード回路４０６のそ
れぞれの出力信号の電流源スイッチセルアレイ４０１へ
の入力を同期させる同期制御回路（図１１におけるラッ
チ回路４０７）を設けることを特徴とする。また、
（４）上記（１）から（３）のいずれかに記載のＤＡ変
換器において、入力ディジタル信号の上位（Ｎ−ｎ）ビ
ットの入力を、デルタシグマ変調器１００の入出力間の
遅延に等しい時間に遅延させる遅延器２００を設けるこ
とを特徴とする。また、（５）上記（１）から（４）の
いずれかに記載のＤＡ変換器において、フィルタ回路５
００は、電流源スイッチセルアレイ４０１の出力電流を
電圧に変換する電流電圧変換部（図８における差動増幅
器１５１）を具備することを特徴とする。また、（６）
本発明の周波数シンセサイザは、図１２に示すように、
入力されたアナログ電圧値に対応する周波数での発振出
力を行なう電圧制御発振器１８０と、この電圧制御発振
器１８０の出力を分周する分周器（プリスケーラ１８
１、パルス・スワロカウンタ１８２）と、この分周器の
出力と基準信号の位相差に応じたディジタル信号を出力
する位相比較器１８３と、この位相比較器１８３の出力
に含まれる不要な高周波成分を除去するディジタルフィ
ルタ（低域通過フィルタ１８４）と、このディジタルフ
ィルタの出力をアナログ電圧に変換して電圧制御発振器
１８０を駆動する上記（１）から（５）のいずれかに記
載のＤＡ変換器とを設けることを特徴とする。
【００１４】
【作用】本発明においては、上記（１）における構成に
より、入力ディジタル信号と、この信号と１ＬＳＢ異な
る（大でも小でも良い）ディジタル信号に対応するそれ
ぞれの電流源スイッチセルの選択信号を、デルタシグマ
変調器の出力の変化に影響されることなく、それぞれ個
別に生成し、デルタシグマ変調器の出力変化に基づき、
両選択信号のいずれか一方を選択して、電流源スイッチ
セルの選択切り換えを行なう。このことにより、従来の
「デルタシグマ変調器の出力が変化する度に、入力ディ
ジタル信号と、この信号と１ＬＳＢ異なるディジタル信
号に対応するそれぞれの電流源スイッチセルの選択信号
を、交互に生成して入力し、電流源スイッチセルの選択
切り換えを行なう」ことによる、各選択信号の生成回路
の動作時間の相違に起因するグリッチの発生を抑えるこ
とができる。また、上記（２）における第２の行デコー
ド回路は、従来例における行デコード回路と同等の動作
をするが、第１の行デコード回路は、行デコード回路に
入力される信号が１だけ増加した場合に第２の行デコー
ド回路が新たに選択することになる行に対応する信号を
あらかじめ選択していることになる。そして、選択回路
は、デルタシグマ変調器の出力が「０」である場合に
は、第２の行デコード回路で活性化された信号に対応す
る信号を活性化させ、また、デルタシグマ変調器の出力
が「１」の場合には、第２の行デコード回路で活性化さ
れた信号と第１の行デコード回路によって活性化された
信号に対応する行選択信号を活性化させる。すなわち、
選択回路は第２の行デコード回路によって選択されてい
る行に、第１の行デコード回路によって選択されている
行を加えるか否かを、デルタシグマ変調器の出力信号に
よって制御する。このことにより、デルタシグマ変調器
の出力が「１」のときには、デルタシグマ変調器の出力
が「０」のときに選択される行の総数よりも１だけ多い
数の行が選択される。このとき、列デコード回路の入力
はデルタシグマ変調器の出力とは無関係であり、従来技
術における列デコード回路に起因するグリッチの発生を
防止できる。また、上記（３）における構成により、第
１、第２の各列、行デコード回路の応答時間の遅延を吸
収できるので、それぞれの回路の応答時間の遅延に起因
するグリッチの発生を防止できる。また、上記（４）に
おける構成により、第１、第２の各列、行デコード回路
と、選択回路との動作の同期を取ることができる。ま
た、上記（５）における構成により、ディジタル入力信
号に対応する出力電圧を得ることができる。また、上記
（６）における構成では、分解能の向上したＤＡ変換器
を利用できるので、周波数シンセサイザの出力周波数の
変動を小さくすることができる。
【００１５】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のＤＡ変換器の本発明に係わ
る構成の第１の実施例を示すブロック図である。本実施
例のＤＡ変換器は、行列状に配置された定電流源と電流
を取り出すスイッチとを含む複数の電流源スイッチセル
４０２から成なる各電流源スイッチセルアレイ４０１を
具備し、Ｎビットの入力ディジタル信号に対応して各電
流源スイッチセル４０２を選択して出力状態とし、この
出力状態となった各電流源スイッチセルの出力電流の総
和を、出力するものであり、本発明に係わるデルタシグ
マ変調器１００と第１、第２の信号出力器１０、１１、
信号選択回路１２、および、加算器１１ａとフィルタ回
路（図中、Ｆと記載）５００を設けた構成となってい
る。
【００１６】デルタシグマ変調器１００は、Ｎビットの
入力ディジタル信号のうち、下位ｎビットをデルタシグ
マ変調して１ビットの信号系列に変換して出力する。ま
た、第１の信号出力器１０は、入力ディジタル信号の上
位（Ｎ−ｎ）ビットに対応する各電流源スイッチセル４
０２の選択に用いる第１の信号を出力する。加算器１１
ａは、上位（Ｎ−ｎ）ビットに１ＬＳＢ加えたディジタ
ル信号を出力し、第２の信号出力器１１は、この加算器
１１ａからのディジタル信号に対応する各電流源スイッ
チセル４０２の選択に用いる第２の信号を出力する。そ
して、信号選択回路１２は、デルタシグマ変調器１００
の出力変化に基づき、第１の信号出力器１０から出力さ
れた第１の信号と第２の信号出力器１１から出力された
第２の信号のいずれか一方を、電流源スイッチセル４０
２の選択に用いる信号として選択する。例えば、デルタ
シグマ変調器１００の出力が「０」であれば、第１の信
号出力器１０からの第１の信号を、また、「１」に変化
すれば、第２の信号出力器１１からの第２の信号を選択
する。この信号選択の結果、電流源スイッチセルアレイ
４０１からは、入力ディジタル信号の上位（Ｎ−ｎ）ビ
ットに対応する値の出力電流と、入力ディジタル信号の
上位（Ｎ−ｎ）ビットに１ＬＳＢ加えた信号に対応する
値の出力電流とが、デルタシグマ変調器１００の出力の
変化に伴い切り換わって出力される。このようにして出
力される両出力電流を、フィルタ回路５００で平滑化す
る。
【００１７】このように、本第１の実施例のＤＡ変換器
では、第１、第２の信号出力器１０、１１により、デル
タシグマ変調器１００の出力の変化に影響されることな
く、入力ディジタル信号と、この信号と１ＬＳＢだけ大
きいディジタル信号に対応するそれぞれの電流源スイッ
チセルの選択信号を、それぞれ個別に生成する。そし
て、デルタシグマ変調器１００の出力変化毎に、両選択
信号のいずれか一方を選択して、電流源スイッチセル４
０２の出力電流を切り換える。このことにより、従来技
術の課題であった、各選択信号の生成回路の動作時間の
相違に起因するグリッチの発生を抑えることができる。
【００１８】図２は、本発明のＤＡ変換器の本発明に係
わる構成の第２の実施例を示すブロック図である。本第
２の実施例は、６ビットのセルマトリクス形ＤＡ変換器
（図中、ＤＡと記載）４００と４ビットのデルタシグマ
変調器を用いて１０ビットのＤＡ変換回路を構成した例
であり、１０ビットの入力ディジタル信号の下位４ビッ
トをデルタシグマ変調するデルタシグマ変調器（図中、
ＤＳと記載）１００と、入力ディジタル信号の上位６ビ
ットを遅延させる遅延器（図中、Ｄと記載）２００と、
遅延器２００の出力のうち上位３ビットをデコードして
第１の列選択信号ＲＡ０〜ＲＡ７を生成する第１の列デ
コード回路４０３および第２の列選択信号ＲＲ０〜ＲＲ
７を生成する第２の列デコード回路４０４と、遅延器２
００の出力のうち下位３ビットをデコードして信号ＣＡ
０〜ＣＡ７を生成する第１の行デコード回路４０５およ
び信号ＣＲ０〜ＣＲ７を生成する第２の行デコード回路
４０６と、信号ＣＡ０〜ＣＡ７および信号ＣＲ０〜ＣＲ
７およびデルタシグマ変調器１００の出力信号ＤＳによ
り行選択信号Ｃ０〜Ｃ７を生成する選択回路群３０１
と、電流源スイッチセル４０２からなる電流源スイッチ
セルアレイ４０１と、電流源スイッチセルアレイ４０１
の出力を電圧に変換すると共に出力電流に含まれる高周
波成分を除去するフィルタ回路５００により構成されて
いる。
【００１９】以下、各構成要素について詳細に説明す
る。１０ビットのディジタル信号のうち、下位４ビット
は端子３１〜３４、上位６ビットは端子２１〜２６に入
力される。このうち、入力端子３１〜３４に入力される
下位４ビットはデルタシグマ変調器１００に入力され
る。デルタシグマ変調器の出力信号は、信号線５０を介
して８個の選択回路３０２からなる選択回路群３０１に
供給される。一方、入力端子２１〜２６に入力される上
位６ビットは遅延器２００に入力され、遅延器２００の
出力信号のうち下位３ビットは信号線４１〜４３を通じ
て第１の行デコード回路４０５および第２の行デコード
回路４０６に供給され、上位３ビットは信号線４４〜４
６を通じて第１の列デコード回路４０３および第２の列
デコード回路４０４に供給される。
【００２０】第１の行デコード回路４０５および第２の
行デコード回路４０６は、遅延器２００の出力信号のう
ち下位３ビットをデコードし、それぞれ選択信号ＣＡ０
〜ＣＡ７および選択信号ＣＲ０〜ＣＲ７を生成し、それ
ぞれの選択信号は、信号線４４１〜４４８および信号線
４５１〜４５８を介して選択回路群３０１へ供給され
る。選択回路群３０１中の各選択回路３０２は、選択回
路３０２が属する行に対応した選択信号、および、デル
タシグマ変調器１００の出力信号を入力としており、８
個の選択回路３０２がそれぞれ出力する行選択信号Ｃ０
〜Ｃ７は、信号線４６１〜４６８を介して電流源スイッ
チセルアレイ４０１に供給される。一方、第１の列デコ
ード回路４０３および第２の列デコード回路４０４は、
遅延器２００の出力信号のうち上位３ビットをデコード
し、それぞれ第１の列選択信号ＲＡ０〜ＲＡ７および第
２の列選択信号ＲＲ０〜ＲＲ７を生成する。これらの第
１および第２の列選択信号は、それぞれ信号線４２１〜
４２８および４３１〜４３８を介して電流源スイッチセ
ルアレイ４０１に供給される。
【００２１】電流源スイッチセルアレイ４０１中の各電
流源スイッチセル４０２には、第１、第２の列選択信号
および行選択信号に応じて開閉するスイッチ回路が設け
られており、同一行に属する電流源スイッチセル４０２
の行選択信号の入力端子および同一列に属する電流源ス
イッチセル４０２の第１の列選択信号の入力端子および
同一列に属する電流源スイッチセル４０２の第２の列選
択信号の入力端子には、それぞれ共通の行選択信号およ
び第１の列選択信号および第２の列選択信号が入力され
る。さらに、各電流源スイッチセル４０２の出力電流
は、同一行に属する電流源スイッチセル４０２に共通に
接続された出力信号線群７１〜７８を介して信号線７０
を通じて取り出され、フィルタ回路５００によって電圧
に変換されると共に高周波成分が除去される。
【００２２】次に、このような本第２の実施例のＤＡ変
換器を構成するデルタシグマ変調器１００、選択回路３
０２、電流源スイッチセル４０２、および、フィルタ回
路５００のそれぞれの詳細な構成の説明を、図３〜図８
を用いて説明する。図３は、図２におけるデルタシグマ
変調器の構成例を示す回路図である。本図３に示すデル
タシグマ変調器の回路例は、特開平５―５００８９４号
公報の図面（図１２）に示されている２次デルタシグマ
変調器の例であり、加算器１０１、１０３と、１ビット
量子化器１０５と、乗算器１０６と、積分器１０２、１
０４より構成されており、入力信号線１０７と出力信号
線１０８を備えている。入力信号と出力信号の差を積分
器１０２によって積分し、積分器１０２出力と出力信号
の差を積分器１０４によって積分するという２重の閉ル
ープが構成されており、入出力間の伝達関数は単なる遅
延となるのに対して、量子化器１０５の出力に混入する
量子化雑音はノイズシェーピングされ、低域の雑音成分
が減少し、高域の雑音成分は増加する。雑音成分に対す
る伝達関数Ｈｑ（ｚ）を数１に示す。この高域の雑音成
分は最終的には低域通過フィルタによって除去される。
【数１】
【００２３】図４は、図３におけるデルタシグマ変調器
の積分器の構成例を示す回路図である。本例に示すよう
に、図３における積分器１０２、１０４は、加算器１０
９と遅延器１１０によって構成されており、入力信号線
１１１および出力信号線１１２を備えている。この積分
器は、出力信号を入力側へ戻すようなループが存在する
ため、直流で利得が無限大となる。図５は、図２におけ
る選択回路の構成例を示す回路図である。本図５で示す
ように、図２における選択回路３０２は、ＮＯＴ回路１
２１と、ＮＡＮＤ回路１２２、１２３より構成されてお
り、第２の行デコード回路および第１の行デコード回路
およびデルタシグマ変調器の出力信号が入力される入力
端子１２４、１２５、１２６と出力端子１２７を備えて
いる。このような構成により、図２における選択回路３
０２は、図２におけるデルタシグマ変調器１００の出力
が「０」の場合には、入力端子１２４に入力される図２
における第２の行デコード回路４０６の出力を選択し、
「１」の場合には、入力端子１２５に入力される図２に
おける第１の行デコード回路４０５の出力を選択する。
また、入力端子１２４に入力される図２における第２の
行デコード回路４０６の出力が「１」のときには強制的
に「１」を出力する。
【００２４】図６は、図２における電流源スイッチセル
の構成例を示す回路図である。本図６で示すように、図
２における電流源スイッチセル４０２は、スイッチ１３
２、１３３、１３４からなるスイッチ回路と、定電流源
１３１より構成される。スイッチ１３２、１３３、１３
４の制御端子１３６、１３７、１３８には、それぞれ第
１の列選択信号、行選択信号、第２の列選択信号が入力
される。定電流源１３１の電流は、スイッチ１３２、１
３３がともに導通した場合、および、スイッチ１３４が
導通した場合に出力端子１３５に通電される。
【００２５】図７は、図２における電流源スイッチセル
のＭＯＳトランジスタを用いた構成例を示す回路図であ
る。本例の電流源スイッチセルは、ＭＯＳトランジスタ
１４２、１４３、１４４からなるスイッチ回路と、ＭＯ
Ｓトランジスタからなる定電流源１４１より構成され
る。各ＭＯＳトランジスタ１４２、１４３、１４４のゲ
ート端子１４６、１４７、１４８には、それぞれ第１の
列選択信号、行選択信号、第２の列選択信号が入力され
る。また、ＭＯＳトランジスタ１４１のゲート端子１４
９には、電流値を所望の値に保つためのバイアス電圧が
印加される。図８は、図２におけるフィルタ回路の構成
例を示す回路図である。図２におけるフィルタ回路５０
０は、演算増幅器１５１と、抵抗１５２および１５３
と、容量１５４と、基準電圧源１５５および１５６より
構成される低域通過フィルタである。端子１５７には電
流源スイッチセルアレイの出力電流が入力される。出力
信号は、端子１５８から取り出される。
【００２６】次に、図９、および、図１０を用いて、図
２における構成のＤＡ変換器の動作を、ディジタル入力
信号が「０１１１１１０００１」の場合について説明す
る。図２において、１０ビットの入力信号は上位６ビッ
トと下位４ビットに分割され、下位４ビットはデルタシ
グマ変調器１００によって「０」と「１」の振動波形に
変換される。これは前述の通り「０」と「１」が１５対
１の比率で出現する振動波形である。図９および図１０
は図２における各デコード回路（第１、第２の列デコー
ド回路４０３、４０４、第１、第２の行デコード回路４
０５、４０６）の出力状態と電流源スイッチセルの選択
状態を示しており、図９は図２のデルタシグマ変調器１
００の出力が「０」の場合に、また、図１０は図２のデ
ルタシグマ変調器１００の出力が「１」の場合に対応し
ている。
【００２７】図９および図１０において、１６２は電流
源スイッチセルアレイ４０１内の電流源スイッチセル４
０２の出力状態にある電流源スイッチセル群、また、１
６３、１６４、１６５、１６６は各デコード回路の出力
状態（１６３は図２における第２の列デコード回路４０
４、１６４は第１の列デコード回路４０３、１６５は第
２の行デコード回路４０６、１６６は第１の行デコード
回路４０５）、また、図９において、１６１は電流源ス
イッチセルアレイ４０１内の電流源スイッチセル４０２
の出力状態にある電流源スイッチセル群、１６７は図２
におけるデルタシグマ変調器１００の出力状態を表し、
図１０において、１６８は電流源スイッチセルアレイ４
０１内の電流源スイッチセル４０２の出力状態にある電
流源スイッチセル群、１６９は図２におけるデルタシグ
マ変調器１００の出力状態を表している。
【００２８】図２において、１０ビットの入力信号のう
ち、上位６ビットは遅延器２００によって遅延される。
図２における第２の実施例では、デルタシグマ変調器１
００の入出力間の遅延の段数は「２」であるため、遅延
器２００の遅延の段数も「２」となるように構成する。
この遅延器２００の出力のうち、「０１１」なる上位３
ビットにより、第１の列デコード回路４０３の出力ＲＡ
０〜ＲＡ７のうちＲＡ３のみが活性化し、第２の列デコ
ード回路４０４の出力ＲＲ０〜ＲＲ７のうちＲＲ０〜Ｒ
Ｒ２が活性化する。また、「１１１」なる下位３ビット
により第１の行デコード回路４０５の出力ＣＡ０〜ＣＡ
７のうちＣＡ７のみが活性化し、第２の行デコード回路
４０６の出力ＣＲ０〜ＣＲ７のうちＣＲ０〜ＣＲ６が活
性化する。このデコード結果は、図９に示す各デコード
回路の出力状態１６３〜１６５となる。このような第
１、第２の列デコード回路、および、第１、第２の行デ
コード回路の入出力特性の例をそれぞれ表１、表２に示
す。
【表１】
【表２】
【００２９】図２において、選択回路群３０１中の各選
択回路３０２は、入力信号である第１の行デコード回路
４０５とデルタシグマ変調器１００の出力が共に活性状
態にあるとき、または、第２の行デコード回路４０６の
出力が活性状態にあるときに、該当する行選択信号を活
性化させる。ここで、第ｉ行に属する選択回路３０２の
出力信号Ｃｉは、第１の行デコード回路４０５からの入
力信号ＣＡｉ、第２の行デコード回路４０６からの入力
信号ＣＲｉ、および、デルタシグマ変調器１００からの
入力信号ＤＳに対して数２で与えられる。
【数２】 この数２で示した選択回路の入出力特性を表３に示す。
【表３】
【００３０】従って、本例（入力信号の上位６ビットが
「０１１１１１」）では、行選択信号Ｃ０〜Ｃ７のう
ち、行選択信号Ｃ０〜Ｃ６は活性状態を保持し、行選択
信号Ｃ７は、デルタシグマ変調器１００の出力（ＤＳ）
が活性状態「１」のときに活性状態となり、不活性状態
「０」のときに不活性状態となる。各電流源スイッチセ
ル４０２のスイッチ回路は、これらの選択信号（ＲＡ
ｉ、ＲＲｉ、Ｃｉ）を入力し、第１の列選択信号（ＲＡ
０〜ＲＡ７）が活性状態で、かつ、第１、第２の行選択
信号（ＣＡ０〜ＣＡ７、ＣＲ０〜ＣＲ７）が活性状態の
ときに、あるいは、第２の列選択信号（ＲＲ０〜ＲＲ
７）が活性状態のときに電流源スイッチセル４０２を出
力状態にする。
【００３１】このような各デコード回路の出力状態よ
り、図９に示すように、デルタシグマ変調器の出力（Ｄ
Ｓ）が「０」のときには、第１の列選択信号１６４の
「ＲＡ３」および第２の行選択信号１６５の「ＣＲ０〜
ＣＲ６」が活性状態になることにより、電流源スイッチ
セルアレイ４０１の電流源スイッチセル群１６１が出力
状態となり、また、第２の列選択信号１６３の「ＲＲ０
〜ＲＲ２」が活性状態になることにより電流源スイッチ
セル群１６２が出力状態となり、合計３１個の電流源ス
イッチセル４０２が出力状態となる。また、図１０に示
すように、デルタシグマ変調器の出力（ＤＳ）が「１」
のときには、第１の列選択信号１６４の「ＲＡ３」と第
２の行選択信号１６５の「ＣＲ０〜ＣＲ６」および第１
の行選択信号「ＣＡ７」が活性化することにより、電流
源スイッチセルアレイ４０１のうち電流源スイッチセル
群１６８が出力状態となり、また、第２の列選択信号１
６３の「ＲＲ０〜ＲＲ２」が活性化することにより電流
源スイッチセル群１６２が出力状態となり、合計３２個
の電流源スイッチセル４０２が出力状態になる。
【００３２】このように、デルタシグマ変調器の出力
（ＤＳ）が「１」のときの出力電流は、デルタシグマ変
調器の出力（ＤＳ）が「０」のときの出力電流よりも１
ＬＳＢ分だけ多くなり、図１４の従来技術で示したデル
タシグマ変調器を利用したＤＡ変換器において，入力デ
ィジタル信号の上位ビットに「１」が加算された場合の
ＤＡ変換結果と等価な機能が実現されている。このと
き、デルタシグマ変調器の出力（ＤＳ）の変化による第
１の列デコード回路４０３および第２の列デコード回路
４０４の出力「ＲＡ０〜ＲＡ７」および「ＲＲ０〜ＲＲ
７」の変化はないため、第１の列デコード回路４０３と
第２の列デコード回路４０４が応答時間に遅延を有する
場合においても、グリッチの発生を抑えることができ
る。
【００３３】図２に示す構成では、第１の列デコード回
路４０３と第２の列デコード回路４０４が応答時間に遅
延を有する場合が考えられ、入力ディジタル信号の上位
６ビットの信号が変化することによって、これら第１、
第２の列デコード回路４０３、４０４の出力「ＲＡ０〜
ＲＡ７」および「ＲＲ０〜ＲＲ７」が切り換わる際に
は、グリッチが発生することがある。以下、図１１を用
いて、このような問題に対処するための実施例の説明を
行なう。図１１は、本発明のＤＡ変換器の本発明に係わ
る構成の第３の実施例を示すブロック図である。本実施
例は、図２に示した第２の実施例の構成において、第１
および第２の列デコード回路４０３、４０４と電流源ス
イッチセルアレイ４０１間、および、選択回路群３０１
と電流源スイッチセルアレイ４０１間に、それぞれラッ
チ回路４０７からなるラッチ回路群４０８およびラッチ
回路群４０９を挿入した構成である。これらのラッチ回
路群４０８、４０９により、第１、第２の列デコード回
路４０３、４０４のそれぞれの応答時間の遅延を吸収で
きるので、入力ディジタル信号の上位６ビットの信号が
変化することにより第１、第２の列デコード回路４０
３、４０４の出力「ＲＡ０〜ＲＡ７」および「ＲＲ０〜
ＲＲ７」が変化する際に発生するグリッチを低減でき
る。
【００３４】次に、第１〜第３の実施例で示した本発明
の各ＤＡ変換器を周波数シンセサイザに適用した例を説
明する。図１２は、本発明のＤＡ変換器を用いた周波数
シンセサイザの一実施例を示すブロック図である。本例
は、ディジタル位相比較方式を用いたＰＬＬ周波数シン
セサイザの基本的な構成を示しており、本ＰＬＬ周波数
シンセサイザは、入力されたアナログ電圧値に対応する
周波数での発振出力を行なう電圧制御発振器１８０と、
この電圧制御発振器１８０の出力を分周するプログラマ
ブルデバイダを構成するプリスケーラ１８１およびパル
ス・スワロカウンタ１８２と、このパルス・スワロカウ
ンタ１８２の出力と基準信号の位相差に応じたディジタ
ル信号を出力する位相比較器１８３と、この位相比較器
１８３の出力に含まれる不要な高周波成分を除去する低
域通過フィルタ１８４（ディジタルフィルタ）と、この
低域通過フィルタ１８４の出力をアナログ電圧に変換し
て電圧制御発振器１８０を駆動するＤＡ変換器１８５か
ら構成される。
【００３５】このような構成において、本例の周波数シ
ンセサイザは、外部よりパルス・スワロカウンタ１８２
の分周数を切り換えることにより、発振周波数を制御で
きる。また、ＤＡ変換器１８５によって電圧制御発振器
１８０を駆動する場合、発振周波数は離散値をとる。こ
のＤＡ変換器１８５の分解能が低い場合、外乱等により
ＤＡ変換器１８５の制御信号が揺らぐと、ＤＡ変換器１
８５の出力が大きく変化し、それに伴い、電圧制御発振
器１８０の出力周波数も大きく変動することがある。こ
のような出力周波数の変動を小さくするためには、ＤＡ
変換器１８５の分解能を向上させることが有効であり、
ＤＡ変換器１８５に、図１、図２、および、図１１等の
実施例で示した本発明のＤＡ変換器を用いることによ
り、出力周波数の安定に大きな効果を得ることができ
る。
【００３６】以上、図１を用いて説明したように、第１
の実施例のＤＡ変換器では、デルタシグマ変調の出力の
変化に影響されることなく、入力されたディジタル信号
と、この信号より１ＬＳＢだけ異なるディジタル信号の
それぞれに対応する電流源スイッチセルの選択信号を、
それぞれ個別に生成する。そして、デルタシグマ変調の
出力変化に基づき、両選択信号のいずれか一方を選択し
て、電流源スイッチセルの選択切り換えを行なう。この
ことにより、従来技術で発生していた各選択信号の生成
回路の動作時間の相違に起因するグリッチの発生を抑え
た、高分解能なＤＡ変換を行なうことができる。また、
図２を用いて説明したように、第２の実施例のＤＡ変換
器では、従来技術における行デコード回路を、列デコー
ド回路と同様に、第１、第２の行デコード回路に分け
る。そして、第１、第２の行デコード回路からの選択信
号の出力を、デルタシグマ変調器の出力に基づき制御し
て、電流源スイッチセルアレイから、１ＬＳＢだけ異な
る二つのディジタル信号に対応するアナログ電流を出力
させ、それを平滑化して出力する。このことにより、従
来技術における第１、第２の列デコード回路の有する遅
延時間のばらつきに起因するグリッチの発生を防止で
き、精度の高い出力信号が得られる。また、図１１で示
すようにラッチ回路を設けることにより、第１、第２の
各列、行デコード回路の応答時間の遅延を吸収できるの
で、それぞれの回路の応答時間の遅延に起因するグリッ
チの発生を防止できる。また、図２における遅延器２０
０を設けることにより、第１、第２の各列、行デコード
回路と、選択回路との動作の同期を取ることができる。
また、フィルタ回路５００を図８に示す構成とすること
により、ディジタル入力信号に対応する出力電圧を得る
ことができる。さらに、図１２を用いて説明したよう
に、周波数シンセサイザに、第１〜第３の実施例で示し
たＤＡ変換器を用いることにより、ＤＡ変換器の分解能
を向上でき、周波数シンセサイザの出力周波数の変動を
小さくすることができる。
【００３７】尚、本発明は、図１〜図１２を用いて説明
した実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能である。例えば、本実
施例では、選択回路に、デルタシグマ変調器と、第１お
よび第２の各行デコード回路からの選択信号を入力して
いるが、第２の各行デコード回路からの選択信号は、電
流源スイッチアレイに直接接続する構成でも良い。ま
た、本発明におけるグリッチ低減手法は、一般的なパル
ス幅変調方式にも用いることができる。
【００３８】
【発明の効果】本発明によれば、電流源スイッチセルの
選択信号を生成する各回路の動作時間に相違がある場合
にも、デルタシグマ変調器の出力信号の変化に影響され
ることなくグリッチの発生を防止することができ、デル
タシグマ変調器を用いたＤＡ変換器の出力信号を高分解
能化することが可能となると共に、このＤＡ変換器を用
いた周波数シンセサイザの出力周波数の変動を小さくす
ることができ、周波数シンセサイザの性能を向上させる
ことが可能となる。
【図面の簡単な説明】
【図１】本発明のＤＡ変換器の本発明に係わる構成の第
１の実施例を示すブロック図である。
【図２】本発明のＤＡ変換器の本発明に係わる構成の第
２の実施例を示すブロック図である。
【図３】図２におけるデルタシグマ変調器の構成例を示
す回路図である。
【図４】図３におけるデルタシグマ変調器の積分器の構
成例を示す回路図である。
【図５】図２における選択回路の構成例を示す回路図で
ある。
【図６】図２における電流源スイッチセルの構成例を示
す回路図である。
【図７】図２における電流源スイッチセルのＭＯＳトラ
ンジスタを用いた構成例を示す回路図である。
【図８】図２におけるフィルタ回路の構成例を示す回路
図である。
【図９】図２におけるＤＡ変換器の本発明に係わる第１
の動作例を示す説明図である。
【図１０】図２におけるＤＡ変換器の本発明に係わる第
２の動作例を示す説明図である。
【図１１】本発明のＤＡ変換器の本発明に係わる構成の
第３の実施例を示すブロック図である。
【図１２】本発明のＤＡ変換器を用いた周波数シンセサ
イザの一実施例を示すブロックである。
【図１３】従来例のセルマトリクス形ＤＡ変換器の構成
を示すブロック図である。
【図１４】デルタシグマ変調を用いたＤＡ変換器の構成
例を示すブロック図である。
【図１５】図１０におけるセルマトリクス形ＤＡ変換器
の第１の動作例を示す説明図である。
【図１６】図１０におけるセルマトリクス形ＤＡ変換器
の第２の動作例を示す説明図である。
【図１７】図１４におけるセルマトリクス形ＤＡ変換器
でのタイミング状態を示すタイミングチャートである。
【符号の説明】
１ １０ビットディジタル入力信号 ２ ディジタル入力信号の上位６ビット ３ ディジタル入力信号の下位４ビット ４ 遅延器出力信号 ５ デルタシグマ変調器出力信号 ６ 加算器出力信号 ７ ＤＡ変換器出力信号 ８ 低域通過フィルタ出力信号 １０ 第１の信号出力器 １１ 第２の信号出力器 １１ａ 加算器 １２ 信号選択回路 ２１〜２６、３１〜３４ 入力端子 ４１〜４６、５０、４２１〜４２８、４３１〜４３８、
４４１〜４４８、４５１〜４５８、４６１〜４６８ 信
号線 ７０ 信号線 ７１〜７８ 出力信号線群 １００ デルタシグマ変調器 １０１、１０３、１０９ 加算器 １０２、１０４ 積分器 １０５ 量子化器 １０６ 乗算器 １０７ 入力信号線 １０８ 出力信号線 １１０ 遅延器 １１１ 入力信号線 １１２ 出力信号線 １２１ ＮＯＴ回路 １２２、１２３ ＮＡＮＤ回路 １２４〜１２６ 入力端子 １２７ 出力端子 １３１ 定電流源 １３２〜１３４ スイッチ １３５ 出力端子 １３６〜１３８ 制御端子 １４１〜１４４ ＭＯＳトランジスタ １４５ 出力端子 １４６〜１４９ ゲート端子 １５１ 演算増幅器 １５２、１５３ 抵抗 １５４ 容量 １５５、１５６ 基準電圧源 １５７、１５８ 端子 １６１、１６２、１６８、１７１、１７２、１７６ 電
流源スイッチセル群 １６３〜１６６、１７３〜１７５、１７７〜１７９ 各
デコード回路の出力信号状態 １６７、１６９ デルタシグマ変調器の出力信号状態 １８０ 電圧制御発振器 １８１ プリスケーラ １８２ パルス・スワロカウンタ １８３ 位相比較器 １８４ 低域通過フィルタ １８５ ＤＡ変換器 ２００ 遅延器 ３００ 加算器 ３０１ 選択回路群 ３０２ 選択回路 ４００ セルマトリクス形ＤＡ変換器 ４０１ 電流源スイッチセルアレイ ４０２ 電流源スイッチセル ４０３ 第１の列デコード回路 ４０４ 第２の列デコード回路 ４０５ 第１の行デコード回路 ４０６ 第２の行デコード回路 ４０７ ラッチ回路 ４０８、４０９ ラッチ回路群 ４２１〜４２８、４３１〜４３８ 列選択信号線 ４４１〜４４８、４５１〜４５８ 行デコード回路出力
信号線 ４６１〜４６８ 列選択信号線 ４７１〜４７８、４８１〜４８８ ラッチ回路出力信号
線 ５００ フィルタ回路 Ｃ０〜Ｃ７ 行選択信号 ＣＡ０〜ＣＡ７ 第１の行選択信号 ＣＲ０〜ＣＲ７ 第２の行選択信号 ＲＡ０〜ＲＡ７ 第１の列選択信号 ＲＲ０〜ＲＲ７ 第２の列選択信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/74 3/02 8842−5Ｊ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された定電流源と電流を取
    り出すスイッチとを含む複数の電流源スイッチセルから
    なる電流源スイッチセルアレイを具備し、入力ディジタ
    ル信号に対応して各電流源スイッチセルを選択して出力
    状態とし、該出力状態となった各電流源スイッチセルの
    出力電流の総和を出力するセルマトリクス形のＤＡ変換
    器において、Ｎビットの上記入力ディジタル信号のう
    ち、下位ｎビットをデルタシグマ変調して１ビットの信
    号系列に変換して出力するデルタシグマ変調手段と、上
    記入力ディジタル信号の上位（Ｎ−ｎ）ビットに対応す
    る上記各電流源スイッチセルの選択に用いる第１の信号
    を出力する第１の信号出力手段と、上記上位（Ｎ−ｎ）
    ビットと１ＬＳＢ異なるディジタル信号に対応する上記
    各電流源スイッチセルの選択に用いる第２の信号を出力
    する第２の信号出力手段と、上記電流源スイッチセルア
    レイの選択に用いる信号を、上記デルタシグマ変調手段
    の出力変化に基づき、上記第１の信号出力手段から出力
    された第１の信号と上記第２の信号出力手段から出力さ
    れた第２の信号のいずれか一方から選択する信号選択手
    段と、上記デルタシグマ変調手段の出力変化に基づき該
    信号選択手段で選択された上記第１、第２の信号に対応
    して出力状態となった上記電流源スイッチセルアレイの
    各電流源スイッチセルの出力電流の総和を平滑化して出
    力するフィルタ回路とを設けることを特徴とするＤＡ変
    換器。
  2. 【請求項２】 行列状に配置された定電流源と電流を取
    り出すスイッチとを含む複数の電流源スイッチセルから
    なる電流源スイッチセルアレイを具備し、入力ディジタ
    ル信号に対応して各電流源スイッチセルを選択して出力
    状態とし、該出力状態となった各電流源スイッチセルの
    出力電流の総和を出力するセルマトリクス形のＤＡ変換
    器において、Ｎビットの上記入力ディジタル信号のう
    ち、下位ｎビットをデルタシグマ変調して１ビットの信
    号系列に変換して出力するデルタシグマ変調手段と、上
    記入力ディジタル信号の上位（Ｎ−ｎ）ビットのうち、
    上位ｍビットをデコードして、該ｍビット信号の意味す
    る数に対応した上記電流源スイッチセルアレイの１つの
    列を選択する列選択信号を出力する第１の列デコード手
    段と、上記上位ｍビットをデコードして、該ｍビット信
    号の意味する数未満の数に対応した上記電流源スイッチ
    セルアレイの全ての列の各電流源スイッチセルを出力状
    態とさせる列出力状態設定信号を出力する第２の列デコ
    ード手段と、上記入力ディジタル信号の上位（Ｎ−ｎ）
    ビットのうち、下位（Ｎ−ｎ−ｍ）ビットをデコードし
    て、該（Ｎ−ｎ−ｍ）ビット信号の意味する数に対応し
    た上記電流源スイッチセルアレイの１つの行を選択する
    行選択信号を出力して、該行選択信号で選択される行と
    上記第１の列デコード手段が出力する列選択信号で選択
    される列にある上記電流源スイッチセルアレイの各電流
    源スイッチセルを出力状態とさせる第１の行デコード手
    段と、上記下位（Ｎ−ｎ−ｍ）ビットをデコードして、
    該（Ｎ−ｎ−ｍ）ビット信号の意味する数未満の数に対
    応した上記電流源スイッチセルアレイの全ての行の各電
    流源スイッチセルを選択する全行選択信号を出力して、
    該全行選択信号で選択される各行と上記第１の列デコー
    ド手段が出力する列選択信号で選択される列にある上記
    電流源スイッチセルアレイの各電流源スイッチセルを出
    力状態とさせる第２の行デコード手段と、上記デルタシ
    グマ変調手段の出力の活性状態と不活性状態に基づき、
    上記第１の行デコード手段が出力した行選択信号の上記
    電流源スイッチセルアレイへの入力を制御して、当該す
    る電流源スイッチセルの出力状態を切り換えさせる選択
    手段と、上記デルタシグマ変調手段の出力の活性状態と
    不活性状態での上記電流源スイッチセルアレイの出力電
    流の総和を平滑化して出力するフィルタ回路とを設ける
    ことを特徴とするＤＡ変換器。
  3. 【請求項３】 請求項２に記載のＤＡ変換器において、
    上記第１の列デコード手段と第２の列デコード手段、お
    よび、上記第１の行デコード手段と第２の行デコード手
    段のそれぞれの出力信号の上記電流源スイッチセルアレ
    イへの入力を同期させる同期制御手段を設けることを特
    徴とするＤＡ変換器。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    のＤＡ変換器において、上記入力ディジタル信号の上位
    （Ｎ−ｎ）ビットの入力を、上記デルタシグマ変調手段
    の入出力間の遅延に等しい時間に遅延させる遅延手段を
    設けることを特徴とするＤＡ変換器。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    のＤＡ変換器において、上記フィルタ回路は、上記電流
    源スイッチセルアレイの出力電流を電圧に変換する電流
    電圧変換手段を具備することを特徴とするＤＡ変換器。
  6. 【請求項６】 入力されたアナログ電圧値に対応する周
    波数での発振出力を行なう電圧制御発振手段と、該電圧
    制御発振手段の出力を分周する分周手段と、該分周手段
    の出力と基準信号の位相差に応じたディジタル信号を出
    力する位相比較手段と、該位相比較手段の出力に含まれ
    る不要な高周波成分を除去するディジタルフィルタと、
    該ディジタルフィルタの出力をアナログ電圧に変換して
    上記電圧制御発振手段を駆動する請求項１から請求項５
    のいずれかに記載のＤＡ変換器とを設けることを特徴と
    する周波数シンセサイザ。
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