JP2619961B2 - Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置 - Google Patents
Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置Info
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- JP2619961B2 JP2619961B2 JP2001341A JP134190A JP2619961B2 JP 2619961 B2 JP2619961 B2 JP 2619961B2 JP 2001341 A JP2001341 A JP 2001341A JP 134190 A JP134190 A JP 134190A JP 2619961 B2 JP2619961 B2 JP 2619961B2
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- clock
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0614—Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、PWM（パルス幅変調）方式D/A変換器におけ
るS/Nを改善するPWM方式D/A変換器用クロック発生装置
に関するものである。
るS/Nを改善するPWM方式D/A変換器用クロック発生装置
に関するものである。
従来の技術 ディジタル技術を用いた機器が、実用に供されて以来
久しいが、アナログ量を、離散値化して、ディジタル処
理を行ない、再びアナログ量に変換する過程において、
D/A変換器が用いられている。そのD/Aの変換方式として
は、従来は抵抗ラダー型のものが用いられてきたが、コ
ストダウンを行なうため、IC化が図られている。しかし
量子化数が増大するにともなって、IC内部で作ることの
可能な抵抗値の精度によりD/A変換器の変換精度がとれ
なくなり、精度をとるためには、IC自体のコストアップ
につながってきた。しかし最近では、PWM方式を利用しI
C化されたD/A変換器によりIC内での抵抗値精度によら
ず、変換精度が確保できるようになってきた。
久しいが、アナログ量を、離散値化して、ディジタル処
理を行ない、再びアナログ量に変換する過程において、
D/A変換器が用いられている。そのD/Aの変換方式として
は、従来は抵抗ラダー型のものが用いられてきたが、コ
ストダウンを行なうため、IC化が図られている。しかし
量子化数が増大するにともなって、IC内部で作ることの
可能な抵抗値の精度によりD/A変換器の変換精度がとれ
なくなり、精度をとるためには、IC自体のコストアップ
につながってきた。しかし最近では、PWM方式を利用しI
C化されたD/A変換器によりIC内での抵抗値精度によら
ず、変換精度が確保できるようになってきた。
発明が解決しようとする課題 しかしながら、最近では、３種類のサンプリング周波
数の機器（CD、DAT、BSチューナ）が実用化されるにい
たり、PWM方式のクロックとしては、上記の入力サンプ
リング周波数の一定の倍数のクロックが必要となり、D/
A変換する入力信号のサンプリング周波数に応じて、PWM
方式のクロック周波数を切換える必要が出てきた。この
とき、第３図のスペクトラム図に示すように、切換回路
内で分周した場合の不要成分のスペクトラムが切換回路
出力のクロックに現われるようになり、この不要成分の
スペクトラムにより、PWM方式のD/A変換器におけるS/N
（信号対雑音比）を劣化させることが判明してきた。
数の機器（CD、DAT、BSチューナ）が実用化されるにい
たり、PWM方式のクロックとしては、上記の入力サンプ
リング周波数の一定の倍数のクロックが必要となり、D/
A変換する入力信号のサンプリング周波数に応じて、PWM
方式のクロック周波数を切換える必要が出てきた。この
とき、第３図のスペクトラム図に示すように、切換回路
内で分周した場合の不要成分のスペクトラムが切換回路
出力のクロックに現われるようになり、この不要成分の
スペクトラムにより、PWM方式のD/A変換器におけるS/N
（信号対雑音比）を劣化させることが判明してきた。
この劣化の様子を以下のシミュレーションによって説
明する。ここで参考文献として、「昭和63年10月の日本
音響学会講演論文集 P411（１−６−12 PWM型D/A変換
器におけるクロックジッタの考察）金秋哲彦：松下電器
産業（株）、AV研究所」により説明を行なう。
明する。ここで参考文献として、「昭和63年10月の日本
音響学会講演論文集 P411（１−６−12 PWM型D/A変換
器におけるクロックジッタの考察）金秋哲彦：松下電器
産業（株）、AV研究所」により説明を行なう。
上記参考文献によれば、「クロックジッタはノイズレ
ベルを増加させ、ノイズレベルとジッタ量は比例す
る。」となっている。すなわち、第３図に示すように、
PWM方式D/A変換器用のクロック基本波に対して、PWM方
式D/A変換器用クロック基本波の1/n分周（ｎは整数）が
もれ、クロックジッタを発生する。第３図では1/2分周
とした。
ベルを増加させ、ノイズレベルとジッタ量は比例す
る。」となっている。すなわち、第３図に示すように、
PWM方式D/A変換器用のクロック基本波に対して、PWM方
式D/A変換器用クロック基本波の1/n分周（ｎは整数）が
もれ、クロックジッタを発生する。第３図では1/2分周
とした。
第４図は時間領域の波形図を示す、第４図（ａ）はPW
M方式D/A変換器用クロック基本波のみのときの波形図、
第４図（ｂ）は1/2分周出力が基本波に混入したときの
波形図であり、第３図の周波数領域を時間領域に変換さ
せたときのものである。
M方式D/A変換器用クロック基本波のみのときの波形図、
第４図（ｂ）は1/2分周出力が基本波に混入したときの
波形図であり、第３図の周波数領域を時間領域に変換さ
せたときのものである。
この出力を第５図に示すようなアンプＡを通せば（第
５図（ａ）に示すアンプＡは、ロジック回路におけるイ
ンバータに入出力に帰還をかけたタイプのアンプであ
り、スレシュホールドレベルが存在している）、第５図
（ｂ）（ｃ）のような波形になる。第５図（ｂ）は第４
図（ａ）に示す基本波を第５図（ａ）に入力したときの
ロジック回路での波形図、第５図（ｃ）は第４図（ｂ）
の1/2分周出力を混入した基本波を第５図（ａ）に入力
したときのロジック回路での波形図を示す。これによ
り、第５図（ｃ）ではジッタが発生していることがわか
る。したがって、上記参考文献で示されるようにジッタ
によるノイズが増加することになる。
５図（ａ）に示すアンプＡは、ロジック回路におけるイ
ンバータに入出力に帰還をかけたタイプのアンプであ
り、スレシュホールドレベルが存在している）、第５図
（ｂ）（ｃ）のような波形になる。第５図（ｂ）は第４
図（ａ）に示す基本波を第５図（ａ）に入力したときの
ロジック回路での波形図、第５図（ｃ）は第４図（ｂ）
の1/2分周出力を混入した基本波を第５図（ａ）に入力
したときのロジック回路での波形図を示す。これによ
り、第５図（ｃ）ではジッタが発生していることがわか
る。したがって、上記参考文献で示されるようにジッタ
によるノイズが増加することになる。
次に入力サンプリング周波数が変化したときのサンプ
リング周波数をfsとすると、PWM形D/A変換器のクロック
はfs×ｌ（ｌは整数で、現状では128,192,256,384,768
が一般的に使用される）で与えられる。しかし、fsがfs
1とfs2に変化すれば、PWM用D/A変換器のクロックはfs1
・ｌとfs2・ｌに変化させる必要がある。このとき、fs1
・ｌとfs2・ｌのセレクタ回路が必要となる。
リング周波数をfsとすると、PWM形D/A変換器のクロック
はfs×ｌ（ｌは整数で、現状では128,192,256,384,768
が一般的に使用される）で与えられる。しかし、fsがfs
1とfs2に変化すれば、PWM用D/A変換器のクロックはfs1
・ｌとfs2・ｌに変化させる必要がある。このとき、fs1
・ｌとfs2・ｌのセレクタ回路が必要となる。
第６図はこのことを説明するブロック図である。第６
図において、20はfs1×ｌ発振器、21はfs2×ｌ発振器で
あり、その出力はセレクタ回路24のセレクタ入力端子2
2,23に入力され、セレクタ出力端子25から出力されるPW
M方式D/A変換器用クロックがPWM方式D/A変換器26に供給
される。また、セレクタ回路24は切換端子27から入力さ
れる切換制御信号により、切換えられてセレクタ入力端
子22,23のいずれかを選択する。
図において、20はfs1×ｌ発振器、21はfs2×ｌ発振器で
あり、その出力はセレクタ回路24のセレクタ入力端子2
2,23に入力され、セレクタ出力端子25から出力されるPW
M方式D/A変換器用クロックがPWM方式D/A変換器26に供給
される。また、セレクタ回路24は切換端子27から入力さ
れる切換制御信号により、切換えられてセレクタ入力端
子22,23のいずれかを選択する。
第７図はセレクタ回路24の詳細を示すブロック図であ
る。第７図において、サブストレート抵抗Ｒのインピー
ダンスが高い場合fs1×ｌ発振器20、fs2×ｌ発振器21を
選択したときに、サブストレートを流れる電流Ifs1×l,
Ifs2×ｌによって、サブストレート電圧が微少に変化す
ると、セレクタ回路24にサブストレート抵抗Ｒを流れる
電流の周波数に応じたスペクトラムがまわり込み、クロ
ックのスペクトラム上にかさね合わされる。また、IC内
の電源電圧からのまわり込みもある。
る。第７図において、サブストレート抵抗Ｒのインピー
ダンスが高い場合fs1×ｌ発振器20、fs2×ｌ発振器21を
選択したときに、サブストレートを流れる電流Ifs1×l,
Ifs2×ｌによって、サブストレート電圧が微少に変化す
ると、セレクタ回路24にサブストレート抵抗Ｒを流れる
電流の周波数に応じたスペクトラムがまわり込み、クロ
ックのスペクトラム上にかさね合わされる。また、IC内
の電源電圧からのまわり込みもある。
このように、PWM方式のクロックスペクトラムに不要
なスペクトラムがかさね合わされることにより、PWM方
式のD/A変換器におけるS/N（信号対雑音比）の劣化が起
る。
なスペクトラムがかさね合わされることにより、PWM方
式のD/A変換器におけるS/N（信号対雑音比）の劣化が起
る。
本発明は上記問題を解決するもので、上記の不要スペ
クトラムを発生させないPWM方式D/A変換器用クロック発
振装置を提供することを目的とするものである。
クトラムを発生させないPWM方式D/A変換器用クロック発
振装置を提供することを目的とするものである。
課題を解決するための手段 上記課題を解決するために、本発明のPWM方式D/A変換
器用クロック発生装置は、異なる入力サンプリング周波
数の最少公倍数の整数倍の周波数で発振する発振回路
と、上記発振回路のクロック周波数を分周してそれぞれ
異なる入力サンプリング周波数の出力を発生する複数の
分周回路と、選択されている入力サンプリング周波数に
対応した分周回路のクロック入力のみを選択し、選択さ
れていない入力サンプリング周波数に対応した分周回路
のクロック入力を止める各分周回路に対応する複数のス
イッチと、上記選択されている入力サンプリング周波数
に対応した出力を選択する選択回路を備えたものであ
る。
器用クロック発生装置は、異なる入力サンプリング周波
数の最少公倍数の整数倍の周波数で発振する発振回路
と、上記発振回路のクロック周波数を分周してそれぞれ
異なる入力サンプリング周波数の出力を発生する複数の
分周回路と、選択されている入力サンプリング周波数に
対応した分周回路のクロック入力のみを選択し、選択さ
れていない入力サンプリング周波数に対応した分周回路
のクロック入力を止める各分周回路に対応する複数のス
イッチと、上記選択されている入力サンプリング周波数
に対応した出力を選択する選択回路を備えたものであ
る。
作用 上記構成により、PWM方式D/A変換器用クロックが選択
される前段で、１つの発振回路で２つ以上の入力サンプ
リング周波数に対応するために、複数の各分周回路に対
応してクロック入力を与えるためのスイッチが存在し、
選択された入力サンプリング周波数を得るために選択回
路で選択していると同時に、選択されていない入力サン
プリング周波数に対応する分周回路にはクロックを入力
せずにストップさせることにより、不要スペクトラムの
発生を防止している。
される前段で、１つの発振回路で２つ以上の入力サンプ
リング周波数に対応するために、複数の各分周回路に対
応してクロック入力を与えるためのスイッチが存在し、
選択された入力サンプリング周波数を得るために選択回
路で選択していると同時に、選択されていない入力サン
プリング周波数に対応する分周回路にはクロックを入力
せずにストップさせることにより、不要スペクトラムの
発生を防止している。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例におけるPWM方式D/A変換器
用クロック発生装置のブロック図である。第１図におい
て、１は発振器であり、異なる入力サンプリング周波数
の最少公倍数の整数倍の発振周波数で、入力信号に同期
して発振している。2,3,4,5はそれぞれ第１スイッチ、
第２スイッチ、第３スイッチ、第ｋスイッチであり、第
１分周器６、第２分周器７、第３分周器８、第ｋ分周器
９のクロック入力を切換えている。第１〜第ｋ分周器６
〜９の出力は選択回路10に入力され、PCM処理回路13で
得られた切換信号11により選択されて、PWM方式D/A変換
器12に入力される。このとき、第１〜第ｋ分周器６〜９
の出力が“LOW"レベルならば、選択回路10はORゲートで
も良い。
用クロック発生装置のブロック図である。第１図におい
て、１は発振器であり、異なる入力サンプリング周波数
の最少公倍数の整数倍の発振周波数で、入力信号に同期
して発振している。2,3,4,5はそれぞれ第１スイッチ、
第２スイッチ、第３スイッチ、第ｋスイッチであり、第
１分周器６、第２分周器７、第３分周器８、第ｋ分周器
９のクロック入力を切換えている。第１〜第ｋ分周器６
〜９の出力は選択回路10に入力され、PCM処理回路13で
得られた切換信号11により選択されて、PWM方式D/A変換
器12に入力される。このとき、第１〜第ｋ分周器６〜９
の出力が“LOW"レベルならば、選択回路10はORゲートで
も良い。
また、第１〜第ｋ分周器６〜９の周波数は、 第１分周器周波数＞第２分周器周波数＞第３分周器周波
数＞第ｋ分周器周波数の関係を持っており、入力サンプ
リング周波数に応じて、第１〜第ｋスイッチ２〜５のい
ずれか１つが閉じており、第１〜第ｋ分周器６〜９の１
つのみがクロック入力により動作している状態となって
いる。したがって、他の分周器で発生する不要なスペク
トラムが除去可能となる。
数＞第ｋ分周器周波数の関係を持っており、入力サンプ
リング周波数に応じて、第１〜第ｋスイッチ２〜５のい
ずれか１つが閉じており、第１〜第ｋ分周器６〜９の１
つのみがクロック入力により動作している状態となって
いる。したがって、他の分周器で発生する不要なスペク
トラムが除去可能となる。
第２図は第１図の選択回路10を半導体デバイス上で実
現した模式図である。第２図において、14はPCM処理回
路が設けられた半導体デバイスであり、選択回路10は分
離層15により他のPCM処理回路から分離され、サブスト
レート外部電位16、電源電圧17、接地18は半導体デバイ
ス14の外部から与えられ、PWM方式D/A変換器用クロック
19は外部に与えられる。そして第１図に示すように、第
１〜第ｋ分周器６〜９の出力を選択回路10に導入する所
で、接地によるシールド保護を行なっている。
現した模式図である。第２図において、14はPCM処理回
路が設けられた半導体デバイスであり、選択回路10は分
離層15により他のPCM処理回路から分離され、サブスト
レート外部電位16、電源電圧17、接地18は半導体デバイ
ス14の外部から与えられ、PWM方式D/A変換器用クロック
19は外部に与えられる。そして第１図に示すように、第
１〜第ｋ分周器６〜９の出力を選択回路10に導入する所
で、接地によるシールド保護を行なっている。
上記構成において、サブストレート外部電位16、電源
電圧17、接地18を外部から与えられることにより、他の
回路との共通インピーダンスを持つ部分が除去され、不
要スペクトラムのまわり込みは阻止される。また、選択
回路10に導入する個所での接地によるシールド保護は分
周出力に対するクロストーク（半導体デバイス上の）の
防止に役立つ。
電圧17、接地18を外部から与えられることにより、他の
回路との共通インピーダンスを持つ部分が除去され、不
要スペクトラムのまわり込みは阻止される。また、選択
回路10に導入する個所での接地によるシールド保護は分
周出力に対するクロストーク（半導体デバイス上の）の
防止に役立つ。
発明の効果 以上のように本発明によれば、複数の入力サンプリン
グ周波数に対応ができ、さらにPWM方式D/A変換器への入
力クロックのスペクトラムに不要スペクトラムが発生す
ることを防止でき、よってPWM方式D/A変換器のS/Nの向
上が図れて、IC化する際のコストダウンに効果があり、
その実用的な効果は大なるものがある。
グ周波数に対応ができ、さらにPWM方式D/A変換器への入
力クロックのスペクトラムに不要スペクトラムが発生す
ることを防止でき、よってPWM方式D/A変換器のS/Nの向
上が図れて、IC化する際のコストダウンに効果があり、
その実用的な効果は大なるものがある。
第１図は本発明の一実施例のPWM方式ディジタルアナロ
グ変換器用クロック発生装置のブロック図、第２図は同
クロック発生装置の選択回路を半導体デバイス上で実現
するときの模式図、第３図はクロックジッタを引き起す
ときのクロックのスペクトラム図、第４図（ａ）（ｂ）
はクロック基本波のみの時間領域波形図および分周波の
混入によるときの時間領域波形図、第５図（ａ）〜
（ｃ）はゲート構成した場合のアンプのブロック図およ
び第４図（ａ）と（ｂ）の波形信号を第５図（ａ）のア
ンプに入力したときのロジック回路での波形図、第６図
はクロックジッタを引き起す場合の従来例のブロック
図、第７図は第６図の選択回路の詳細を示すブロック図
である。 １……発振器、２〜５……第１スイッチ〜第ｋスイッ
チ、６〜９……第１分周器〜第ｋ分周器、10……選択回
路、11……切換信号、12……PWM方式D/A変換器、13……
PCM処理回路、14……半導体デバイス、15……分離層、1
6……サブストレート外部電位、17……電源電圧、18…
…接地、19……PWM方式D/A変換用クロック。
グ変換器用クロック発生装置のブロック図、第２図は同
クロック発生装置の選択回路を半導体デバイス上で実現
するときの模式図、第３図はクロックジッタを引き起す
ときのクロックのスペクトラム図、第４図（ａ）（ｂ）
はクロック基本波のみの時間領域波形図および分周波の
混入によるときの時間領域波形図、第５図（ａ）〜
（ｃ）はゲート構成した場合のアンプのブロック図およ
び第４図（ａ）と（ｂ）の波形信号を第５図（ａ）のア
ンプに入力したときのロジック回路での波形図、第６図
はクロックジッタを引き起す場合の従来例のブロック
図、第７図は第６図の選択回路の詳細を示すブロック図
である。 １……発振器、２〜５……第１スイッチ〜第ｋスイッ
チ、６〜９……第１分周器〜第ｋ分周器、10……選択回
路、11……切換信号、12……PWM方式D/A変換器、13……
PCM処理回路、14……半導体デバイス、15……分離層、1
6……サブストレート外部電位、17……電源電圧、18…
…接地、19……PWM方式D/A変換用クロック。
Claims (1)
- 【請求項１】異なる入力サンプリング周波数の最少公倍
数の整数倍の周波数で、発振する発振回路と、上記発振
回路のクロック周波数を分周してそれぞれ異なる入力サ
ンプリング周波数の出力を発生する複数の分周回路と、
選択されている入力サンプリング周波数に対応した分周
回路のクロック入力のみを選択し、選択されていない入
力サンプリング周波数に対応した分周回路のクロック入
力を止める各分周回路に対応する複数のスイッチと、上
記選択されている入力サンプリング周波数に対応した分
周出力を選択する選択回路を備えたPWM方式ディジタル
アナログ変換器用クロック発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341A JP2619961B2 (ja) | 1990-01-08 | 1990-01-08 | Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置 |
| EP91100141A EP0437224B1 (en) | 1990-01-08 | 1991-01-04 | Clock producing apparatus for PWM system digital analog converter use |
| DE69127106T DE69127106T2 (de) | 1990-01-08 | 1991-01-04 | Vorrichtung zur Takterzeugung für Digital/Analogwandler in einem Pulsbreitenmodulationssystem |
| US07/638,534 US5245593A (en) | 1990-01-08 | 1991-01-08 | Clock producing apparatus for a pwm system digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341A JP2619961B2 (ja) | 1990-01-08 | 1990-01-08 | Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03206731A JPH03206731A (ja) | 1991-09-10 |
| JP2619961B2 true JP2619961B2 (ja) | 1997-06-11 |
Family
ID=11498794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001341A Expired - Fee Related JP2619961B2 (ja) | 1990-01-08 | 1990-01-08 | Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5245593A (ja) |
| EP (1) | EP0437224B1 (ja) |
| JP (1) | JP2619961B2 (ja) |
| DE (1) | DE69127106T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4103813A1 (de) * | 1991-02-08 | 1992-08-27 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur zeit/spannungs-wandlung |
| JPH07212234A (ja) * | 1994-01-25 | 1995-08-11 | Hitachi Ltd | Ｄａ変換器およびそれを用いた周波数シンセサイザ |
| EP1407551A4 (en) * | 2001-05-14 | 2005-03-09 | Xyron Corp | DIGITAL / ANALOG CONVERTER |
| US6667704B1 (en) * | 2001-08-15 | 2003-12-23 | Cirrus Logic, Inc. | Data conversion circuits and methods with input clock signal frequency detection and master mode output clock signal generation |
| DE10337782B4 (de) * | 2003-07-14 | 2007-03-01 | Micronas Gmbh | Methode und Schaltung zur effektiven Konvertierung von PCM-in PWM-Daten |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333011B2 (ja) * | 1972-12-29 | 1978-09-12 | ||
| US4024786A (en) * | 1974-06-03 | 1977-05-24 | The Wurlitzer Company | Electronic musical instrument using integrated circuit components |
| JPS54121610A (en) * | 1978-03-15 | 1979-09-20 | Hitachi Ltd | Pll circuit of radio receiver |
| JPS59176198U (ja) * | 1983-05-12 | 1984-11-24 | 三菱電機株式会社 | 電気配線基板 |
| JPS60263523A (ja) * | 1984-06-08 | 1985-12-27 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS6190514A (ja) * | 1984-10-11 | 1986-05-08 | Nippon Gakki Seizo Kk | 楽音信号処理装置 |
| US4611225A (en) * | 1985-02-14 | 1986-09-09 | Rca Corporation | Progressive scan HDTV system |
| US4780772A (en) * | 1985-09-13 | 1988-10-25 | Hitachi, Ltd. | Apparatus for reproducing digital signals from a digital audio recording medium |
| JP2732571B2 (ja) * | 1987-03-31 | 1998-03-30 | 株式会社東芝 | チューナ用ｐｌｌ回路 |
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| JPH01181389A (ja) * | 1988-01-14 | 1989-07-19 | Hitachi Ltd | 画像処理装置 |
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