JPH03206731A - Ｐｗｍ方式ディジタルアナログ変換器用クロック発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利加分Ｑ 本発１１Ａは、ＰＷＭ（パルス幅変調）方式Ｄ／Ａ変換
器にｋｄるＳ／Ｎを改善するＰＷＭ方式Ｄ／　Ａ変換器
ルクロック発生装置に関するものである。

従来の技術 デイジタル技術を用いた機器が、夷用に供されて以来久
しいが、アナログ；ｆｕｒ、離奴値化して、デイジタν
処理４行ない、再びアナログ員に変換する過程に分いて
、Ｄ／Ａ変挨器が用いられている。そのＤ／Ａの変換方
式としては、従来は抵抗ラダー型・のものが島いられて
さたが、コストダウンを行なうため、ＩＣ化が図られて
いる。しかし童子化数が増大するにともなって、ＩＣ内
都で作ること０可能な抵抗値の埼度によりＤ／Ａ父換器
の変換精度がとれなくなり、精度金とるためには、ＩＣ
自体のコストアップにつながってきた。しかし最近では
、ＰＱ’Ｍ方式を利用しＩＣ化されたＤ／Ａ変換器によ
りＩＣ内での抵抗ｔ［精度によらず、変換精度が確保で
きるようになってきた。

発明が解決しようとする課題 しかしながら、飯近では、３種類のサンプリング周ｆｊ
ｌ数の機器（　ＣＤ，　ＤＡＴ，　ＢＳ　ｆ−！　−　
ナ）　ｄｉ！用化されるにいたり、ＰＷＭ方式のクロッ
クとしては、上記の入力サンプリング周波数の一定の倍
数のクロックが必安となり、Ｄ／Ａ変挨する入力信号の
サンプリング／ｉ！ｊｌｓｉに応じて、Ｐ＊’Ｍ方式り
クロック）＠波数金切換える必要が出てきた。こＱとき
、第３図０スベクトヲム凶に示すように、切換回路円で
分周した鳩合Ｑ不要或分のスベクトラムが切挨ｌｌ！ｉ
ｌ鮎出力のクロックに現われるようになり、こ０不要戒
分０スベクトヲムにより、ＰｗＭ方式ＯＤ／Ａ父換器に
ｐけるＳ／Ｎ　（信号７ｉ雑音比）金劣化させることが
判咽してきた。

こノ劣化の様子乞以下のシミュレーションＫｊつて説明
する。ここで参考文献として、「昭和簡年１０月の日本
音響学会講演論文集　Ｐ４１１　（１−　６　−１３　
ＰＲ’Ｍ型Ｄ／Ａ変換器にかけるクロックジッタの考察
）金秋哲彦：　松Ｆ竃器産業（株）、ＡＶ研究所」によ
り説明金行なう。

上記参考文献によれば、「クロックジツタはノイズレベ
ル倉増加さぞ、ノイス゜レペルとジツタ意は比例する。

」となっている。丁なわち、第３図に示すように、ＰＷ
Ｍ方式Ｄ／Ａ’＆換器用のクロック基本波に対して、Ｐ
％’Ｍ方式Ｄ／Ａ変換器用クロック基＋波のｌ／ｎ分Ｔ
ｐ　（　ｎ　＃′ｉ整叡）がもれ、クロックシツタｔ発
生する。弟２図では十分周とした。

第４凶は時間頭執の波形園分示し、第４図ｆａｔはＰＷ
Ｍ万式Ｄ／Ａ変！ＩＪ’Ｂクロック基本汲υみΦときの
汲形凶、弟４図＋ｂｌは十分周出力が基本波に混入した
ときの仮杉囚であり、第３図の周波個唄駅七時間碩駈に
変換させたときＱものである。

この出力ｔ第５凶に示丁ようなアンプＡ’ｋｄぜば（弟
５図（ａｌに示丁アンプＡに、ロジック回路にｋけるイ
ンパータに入出力に帰還をかけたタイプのアンプであり
、スレシュホールドＶべ〜が存在している）、第５　囚
ｆｂｌ　ｆｃｌのような波形Ｋなる。第５図ｌｂ＋は第
４図ｆａｌに示す基本波を第５図ｔａｌに入力したと＠
０ロジ゛ツク回路での波形図、第５図ｔｅｌは第４図１
ｂｌの十分周出力を混入した基本波を第５図ｆａｔκ入
力したときのロジック回路での波形図ｔ示丁。

これにより、弟５図（ｃｌではジツタが発生しているこ
とがわかる。したがって、上記参考文献で示されるよう
にジツタによる／イズが増加することになる。

次に入力サンプリング周波数が変化したときのサンプリ
ング周波数ｌｔｆｓとすると、Ｐη′Ｍ形Ｄ／Ａ変挨器
のクロックはｆｓＸｆ（ｌｌ’ｔ整数で、増．状では１
２８　，　１９２　，　２５６　，　３８４　．　７６
８が一般的く使用される）で与えられる。しかし、ｆｓ
がｆｓｔとｆｓｚに変化すれば、ＰＷＭ用Ｄ／Ａ変換器
のクロックはｆｓＩ−　１とｆｓｔ・ｌに父化させる必
畳がある。このとき、ｆｓＰｌとｆｓｘ”　ｌΦセレク
タ回路が必要とな◇　Ｏ 第６図はこのことを説明するブロック図である。

第６図にかいて、２０はｆｓＩｘｌ発Ｓ器、２１　ｎ　
ｆｓｚ　Ｘ　１発振器であり、その出力Ｉｆｉセレクタ
回路謁のセレクタ入力端子２２．２３に入力され、セレ
クタ出力端子２５から出力されるＰ％’Ｍ方式Ｄ／Ａ変
換器用クロックがＰθ■方式Ｄ／Ａ変換器２６に供給さ
れる。筐た、セレクタ回路２４ｒｉ切換端子２７から入
力される切換１８１１御信号により、切換えられてセＶ
クタ入力端子２２．２３のいすれかｔ＠択する。

第７図はセＶクグ回路２４の詳細乞示すブロック図であ
る。第７凶に釦いて、サブストレート抵抗Ｒのインピー
ダンスが高い場合ｆｓｌＸ　ｌ発Ｓａ　２０　１ｆｓ＊
Ｘｌ発振器２１乞選択したときに、サブストレートｔ流
れる電流１ｆｓ＋　×ｉ　＊　Ｉｆｓｔ　Ｘ　ｌによっ
て、サブストレート電圧が微少に変化すると、セレクタ
四路２４にサブストＶ一ト抵抗Ｒ七ｆｉｎる電流の周波
数に応じたスベクトラムが筐わり込み、クロックのスベ
クトラム上にかさね合わされる。１た、ＩＣ内の１［源
竃圧からの普わク込今もある。

このように、ＰｕＭ方式のクロックスベクトラムに不要
なスベクトラムがかさね合わされることにより、Ｐ■〜
方式のＤ／Ａ変換器にＤけるＳ／　Ｎ　（信号対雑曾比
）の劣化が居る。

本発明は上記問題を解決するもので、上記の不要スヘク
トラムを発生させないＰが’Ｍ方式Ｄ／Ａ変換器用クロ
ック党振装置を提供すること紫目的とするもＯである。

課ｂｉ解決するための手段 上記ｄ題を解決するために、本発明のＰη％方式Ｄ／Ａ
変換器用クロック発生装ｋは、異なる入力サンプリング
周波数の最少公倍数の整数倍の周仮数で発振する発振回
路と、上記発振回絡のクロック周波数乞分周してそれぞ
れ異なる入力サンプリング周波蝕の出力を発生する分周
凸路と、選択されている入力サンプリング周波数に対応
した分周回繕Ｑクロック入力のみ全選択し、選択されて
いない入力サンプリング周波数に対応した分周回鮎のク
ロック入力金止めるスイッチと、上記選択されている入
力サンプリング周枚数に対応した出力金選択する選択回
路を偏えたものである。

さらに本発明は上記桐或にかいて、分周出カ全選択する
選択回路を、半事体デバイス上に釦いて他のｈｍから分
＃ｌＩＮｔＩによって分離し、そのサブストレート電位
、電源電圧シよび接地を半導体デバイス外部より与えて
他の回路から分離し、上記分周出力を選択する選択回路
への入力信号を接地シー〃ド線にエリ保護し、それぞれ
の入力信号配線が隣り合わないように構或したものであ
る。

作用 上記構成により、Ｐ％’Ｍ方式Ｄ／Ａ変換器用クロック
が選択される前段で、１つの発振回路で２つ以上の入力
サンプリング周波数に対応するために、分周回路にクロ
ック入力を与えるためのスイッチが存在し、選択された
入力サンプリング周波数を偽るために吹択一路で選択し
ていろと同時に、選択されていない入力サンプリング周
波数に対応する分周Ｌ！ｌ！Ｉ路にはクロックを入力せ
ずにストップさせることにより、不要スベクトラムの発
生を防止している。

１た、半本体デバイス上に分いても、選択回路を他の回
路から分ｍ層により分離してかき、サブストレート、ｔ
源！圧、接地乞半導体の外都から与えることくより、他
の回路との共ｄインピーダンスを持つ都分を除去しまた
、分周出力は周波数的に高いため、半導体デ／＜イスの
配線上の容量により結合する可能性があることから、分
周出カ用の配線が隣り合わないように接地シールド線を
上記各々の分周出力の配線に挿入することにより、不要
スペクトヲムの発生を防止している。これにより、ＰＷ
Ｍ方式Ｄ／Ａ変換器州クロックのスベクトラム純ｆｆ’
ｋ高めることができ、不要スベクトラム０除去紫行い、
ＰＭ’Ｍ方式Ｄ／Ａ変換器畑クロックＱジツタ紮減少さ
ぜる働きをさせる。

冥厖例 以下本発幼の一嶌雁Ｖ』について、図面を浴照しなから
軌四丁ろＣ 弟１図は不鈍明０−￥施例にｐけるＰ”Ａ’Ｍ方式Ｄ／
ＡＵ換器用クロック発生装置のブロック図である。

第１図にｋいて、１は発振器であり、異なる入カサンプ
リング周波銀の最少公倍数の整数倍０発振周波数で、入
力信号に同期して発振している。２，３．４．５にそれ
ぞれ第１スイッチ、第２スイッチ、第３スイッチ、第ｋ
スイッチであり、第１分周器６、第２分周器７、第３分
周器８、第ｋ分周器９のクロック入力を切換えている。

第１〜第ｋ分周器６〜９の出力は選択回路１０に入力さ
れ、ＰｃＭ処理回路ｌ３で得られた切換信号１ｌにより
選択されて、Ｐ＃’Ｍ方式Ｄ／Ａ変換器ｌ２に入力され
る。このとき、第１−第ｋ分周器６〜９の出力が”　Ｌ
Ｏ％’　”レペνならば、選択回路１０　Ｈ　ＯＲゲー
トでも艮い。

１た、第１〜第ｋ分周器６〜９の周波数は、第１分周器
周ＩｊＬｍ＞第２分周器周波数〉第３分周器周波数〉第
ｋ分周器局波数 Ｑ関係ｔ持ってｐり、入力サンプリング胸波数に応じて
、第１〜第ｋスイッチ２〜５のいずれか１つが閉じて冫
り、第１〜第ｋ分周器６〜９の１つのみがクロック入力
によクｌｌ２ｌｆｖ−シている状塵となっている．した
がって、他の分周器で尭生する不要なスベクトヲムか除
去可能となる。

第２図は第Ｉｔｓの選択回路１０金半導体デバイス上で
実現した模式図である。第２図にＰいて、１４はＰＣＭ
処理回絡が設けられた半導体デ／くイスであク、選択回
路１０は分離鳩１５により他のＰα処堆回路から分離さ
れ、サブストレート外部電位１６、電！ｉ！竃圧１７、
接地１８ｔ−ｔ半導体デバイス１４の外部から与えられ
、Ｐ％−Ｍ方式Ｄ／Ａ変換器用クｐツク１９＃ｉ外部に
与えられる。そして第１図に示すように、第１〜第ｋ分
周器６〜９の出力全選択回路１０に導入する所で、接地
によるシールド保護金行なっている。

上紀構戒Ｖこシいて、サブストレート外部電位ｌ６、電
源亀圧ｌ７、接地１８會外部から与えることにより、他
の回路との共通インピーダンスを持つ部分が除去さｆＬ
，不安スベクトラムり１わり込みは阻止される。ｔｙｃ
，選択凸略１０に溝入する個所での接地によるシーνド
＠護は分周出力に対するクロストーク（半溝俸デバイス
上の）Ｑ防止に役立つ。

尭ｕｊｉの効果 以上のように本発明によｆＬば、ＰＷＭ方式Ｄ／Ａ変ｆ
ｉｋへの入力クロック０スベクトワムに不要なスベクト
ヲムが発生しないよう、口路上シよび爽際の半賜体デバ
イス上にシいても不要スベクトラムの発生を釦さえるこ
とにエリ、ＰＷＭ方式Ｄ／Ａ変換器ｄｒｓ／Ｎの向上が
幽れて、複数の入力サンプリング周波数に対応ができ、
ＩＣ化する際のコストダウンに効果があり、その冥用的
な効果は大なるものがある。

【図面の簡単な説明】

第１図は不発明の一笑施例のＰＱ’Ｍ方式デイジタ〜ア
ナログ変換器月クロック発生装置のブロック図、第２図
は同クロック発生装置の選択四路七半導体デバイス上で
Ｘ現すろときの摸式図、第３図はクロックジツタｔ引き
起すときのクロックのスベクトラム凶、第４凶（ａｌ　
（ｂｌはクロック基本波のみの時聞ｔ＠戚改形図釦工び
分周波の混入に工るとさの時１１０領域波影図、第５図
（ａｌ〜（ｃｌはグート構威した場合のアンプのブロッ
ク図２よび第４図（ａｌと（ｂｌの波形悟号を第５区（
ａｔのアンプに入力したとき０ロジックＵ路での波形図
、第６図はクロックシツタを引き起′ｔ場台の従来例」
のブロック図、弟７囚ほ第６図の選択回路の詳細を示丁
ブロック図である。 ｌ・・・発振器、２〜５・・・第１スイッチ〜第ｋスイ
ッチ、６〜９・・・第１分周器〜第ｋ分周器、１０・・
・選択回路、１１・・・切換信号、１２・・・Ｐθ口方
式Ｄ／Ａ変換器、１３・・・ＰＣＭ九理四路、１４・・
・半場体デバイス、１５・・・分４８、１６・・・サブ
ストレート外部電位、１７川電源電圧、１８・・・接地
、１９・・・ＰＱ口方式Ｄ／Ａ変換用クロック。 代地人　　　　　毬　　　本　　　銭　　　弘弟 ２ 図 第 ３ 図 ｆ，．ｆ 第ｄ 図

Claims (1)

1. 【特許請求の範囲】 １　異なる入力サンプリング周波数の最少公倍数の整数
   倍の周波数で、発振する発振回路と、上記発振回路のク
   ロック周波数を分周してそれぞれ異なる入力サンプリン
   グ周波数の出力を発生する分周回路と、選択されている
   入力サンプリング周波数に対応した分周回路のクロック
   入力のみを選択し、選択されていない入力サンプリング
   Ｂ波数に対応した分周回路のクロック入力を止めるスイ
   ッチと、上記選択されている入力サンプリング周波数に
   対応した分周出力を選択する選択回路を備えたＰＷＭ方
   式ディジタルアナログ変換器用クロック発生装置。 ２、分周出力を選択する選択回路を、半導体デバイス上
   において他の回路から分離層によつて分離し、そのサブ
   ストレート電位、電源電圧および接地を半導体デバイス
   外部より与えて他の回路から分離し、上記分周出力を選
   択する選択回路への入力信号を接地シールド線により保
   護し、それぞれの入力信号が互いに漏洩しないように構
   成した請求項１記載のＰＷＭ方式ディジタルアナログ変
   換器用クロック発生装置。