JPH03217126A - デジタル／アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル信号をアナログ信号に変換するデジ
タル／アナログ変換回路に関するものである。

［従来の技術］ 従来において一般的な電圧合成によるデジタル／アナロ
グ変換回路１を第２図に示す。このデジタル／アナログ
変換回路１では、入力デジタル信号ｇＤ＝（ａｍ　ａｍ
−１　　・−　・ａｌ　ａＯ　｝の各ビットａｉ　　（
ｉは０〜ｍ）に対応した直流電圧Ｅｉをラダー抵抗２に
よって形成しておく。そして、入力されてレジスタ回路
３にラッチされたデジタル信号ｇｐの各ビットａｉの論
理に応じて、各ビットａｉに対応したスイッチ回路４１
を開閉させ、論理「１」のビットに対応した直流電圧だ
けを総和演算器５に与えて総和演算させ、その演算結果
を出力アナログ信号ｈとして送出させる。

第２図に示したデジタル／アナログ変換回路１による変
換を、式で表すと、次式 第２図における電圧Ｅｍは最上位ビットａｍに対応する
直流固定電圧（この回路の電源電圧でもある）であり、
上述したように、この電圧Ｅｍがら他のビットに対応し
た電圧Ｅｉをラダー抵抗２を利用して形成している。と
ころが、この形成にラダー抵抗２を用いたものの他、能
動素子を用いたものがある。また、レジスタ回路３には
、入力デジタル信号ｇｐのラッチ指令としてのセッ１・
信号ＳＥＴも与えられている。そこで、本明細書では、
以下、第２図に示したデジタル／アナログ変換回路１を
第３図に示すように１個のブロック（後述する実施例で
も構成要素として用いるので、以下、デジタル／アナロ
グ変換ユニットと呼ぶ）によって示す。

ところで、実際上、デジタル／アナログ変換ユニット１
には、サンプル周期毎１＝０、Ｔ、・・・ｒＴ・・・（
Ｔはサンプル周期）に値ｇｏ、ｇ１、・・・ｇｒ・・・
が変化する第４図（Ａ）に示すデジタル信号の系列（必
要に応じてｇｒで代表させる〉が入力されることが多く
、これに同期してサンプル周期毎に与えられるセット信
号ＳＥＴによって第５図に示すようにデジタル信号がユ
ニツ｝−１内部に取り込まれる。

この場合には、論理「１」であるデジタル信号ｇｒのビ
ットに対応した、ユニット１内の各スイッチ回路４１が
サンプル周期毎に切り替わり、次の切替わりまでの時間
ｒＴ〜（ｒ＋１＞Ｔだけその開閉状態を維持する。その
ため、出力アナログ信号ｈは、第４図（Ｂ）に示すよう
に、その時間ｒＴ〜（ｒ＋１）Ｔでは入力デジタル信号
ｇｒに応じたアナログ値ｈｒを維持する（アナログ値ｈ
ｒとデジタル信号ｇ『との関係を視覚的に理解し易いよ
うに、各図において、符号ｈｒを付すべきものをそれに
対応した符号ｇｒを付して表す）。

すなわち、出力アナログ信号ｈは、階段状のアナログ信
号となる。一般には、その後、第４図（Ｃ）に示すよう
に、階段状のアナログ信号を滑らかにして次段に与える
。

［発明が解決しようとする課題］ 上述したように、従来の構成では、サンプル周期Ｔ毎に
、各スイッチ回路４１の開閉状態をデジタル信号ｇｒに
応じて制御する。

各スイッチ回路４１でばらつきがなくてその動作が完全
に同期していることが理想であるが、実際上、スイッチ
回路４１間のばらつきを避けることができず、動作タイ
ミングの僅かなずれを避けることができない。このよう
な各スイッチ回路４による動作タイミングのずれ期間で
は、出力アナログ信号ｈが不安定となる。上述したよう
に、出力アナログ信号ｈを滑らかにして次段に送出する
ことでかかる影響は軽減されるが、より変換精度を向上
させようとすると出力アナログ信号１１自体が安定であ
ることが望まれ、スイッチ回路間の切替えタイミングの
ずれによるノイズが問題とな５ る。

ところで、今後、サンプル周期Ｔが短くなっていく傾向
にある。例えば、画像データを取扱う装置の場合、画質
を向上させるように画素数を増大させる傾向にあるが、
画素数を増大さぜることは、水平方向に隣合う画素間を
スキャンする時間、従って画素データのサンプル周期を
短くすることを意味する。周期Ｔが短くなれば、その分
各スイッ千回路４１のタイミングずれ期間の影響が相対
的に大きくなり、周期Ｔを短くしても従来の構成のまま
では期待したほどに精度を向上させることができない。

本発明は、以上の点を考慮してなされたものであり、ス
イッチ回路のばらつきによって生じていた出力アナログ
信号のノイズ成分を減少させることができる、すなわち
、従来より変換精度を一段と向上させることができるデ
ジタル／アナログ変換回路を提供しようとするものであ
る。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、６ 以下の各手段によってデジタル／アナログ変換回路を構
成した。

すなわち、入力デジタル信号の各ビットに対応したスイ
ッチ回路を内蔵し、入力されたデジタル信号をアナログ
信号に変換するｎ個のデジタル／アナログ変換ユニット
と、入力デジタル信号のデータをｎ個のデジタル／アナ
ログ変換ユニットに所定順序で振り分けて与えるデータ
振分手段と、各デジタル／アナログ変換ユニットから出
力されたアナログ信号を合成して出力する加算手段とを
備えている。

また、各デジタル／アナログ変換ユニッｌ〜に対するｎ
個の電源電圧であって、それぞれ入力デジタル信号のサ
ンプル周期のｎ倍の周期で変動する電源電圧を形成する
電源手段と、各デジタル／アナログ変換ユニットに対し
て入力デジタル信号の取込みを指示するものであって、
その指示タイミングが対応する電源電圧の小さな値のと
きであるｎ個のセット信号を形成するセット信号形成手
段とを備えている。

［作用］ 本発明においては、入力デジタル信号のデータを、デー
タ振分手段が所定順序で振り分けて各デジタル／アナロ
グ変換ユニットに与える。各デジタル／アナログ変換ユ
ニットにおいては、セット信号形成手段から与えられた
セット信号に基づいて与えられたデータを取込んで内蔵
するスイッチ回路群の状態を可変してアナログ信号に変
換する。

このようにして各デジタル／アナログ変換ユニットで変
換されたアナログ信号が加算手段で合成されて次段に出
力される。

各デジタル／アナログ変換ユニットは、電源手段から与
えられた電源によって動作するのであるが、この電源は
各デジタル／アナログ変換ユニットで異なり、かつ変動
するものである。この電源変動は、セット信号がデータ
の取込みを指示するタイミングで値が小さくなっている
ような変動である。すなわち、各デジタル／アナログ変
換ユニットの内部でスイッチ回路群が切り替わるときに
小さくなっており、スイッチ回路間の切替タイミングの
僅かなずれによる影響を電源電圧の抑制によって押さえ
るようにしている。

［実施例］ ！上大施勇 まず、本発明の第１実施例を図面を用いて説明する。

第１図は、この第１実施例の要部構成を示すものである
（なお、後述する第２及び第３実施例の要部構成を示す
図でもある）。この実施例のデジタル／アナログ変換回
路１０は、第１図に示すように、２個のデジタル／アナ
ログ変換ユニット（第２図及び第３図参照）１１ｅ及び
ｌｌｏを倫えている。

これら変換ユニットｌｌｅ及びｌｌｏの前段には、図示
しないデータ振分け回路が設けられており、データ振分
け回路は入力デジタル信号の各サンプル値ｇＯ　，　ｇ
ｌ　、・・・を交互に振り分ける。振り分けられたサン
プル周期１゛の２倍の周期２Ｔ毎に現れる、値ｇｏを先
頭とする入力データ列ｇＯ、ｇ２、・・・が第１のデジ
タル／アナログ変換ユニツ９ ト１．　１　ｅに入力され、振り分けられた他方の入力
データ列ｇ１、ｇ３、・・・が第２のデジタル／アナロ
グ変換ユニット１１０に入力される。

従って、各変換ユニット１　］．　ｅ及び１１０に対す
るデータ列に同期していることを要するセット信号Ｓ　
Ｅ　Ｔ　ｅ及びＳＥＴｏも、サンプル周期Ｔの２倍を周
期２Ｔとして有意となるものとなる。ここで、先頭デー
タｇｏに対するセット時刻ｔを０とすると、第１のデジ
タル／アナログ変換ユニットｌｉｅに対するセット信号
ＳＥＴｅの有意時刻はＯ、２Ｔ、４Ｔ・・・となり、第
２のデジタル／アナログ変換ユニツｔ−　１　ｉ　ｏに
対するセット・信号ＳＥＴｏの有意時刻はＩＴ、３Ｔ・
・・となる。

第１のデジタル／アナログ変換ユニットｌｉｅが入力デ
ータ列ｇｏ　，　ｇ２　、・・・を変換して得な出力ア
ナログ信号ｈｅは加算器１２に与えられ、第２のデジタ
ル／アナログ変換ユニット１１０が入力データ列ｇ１、
ｇ３、・・・を変換して得な出力アナログ信号ｈｏも加
算器１２に与えられる。加算器１２は、与えられた両ア
ナログ信号１ｑｅ及びｈ１０ ０を加算して出力アナログ信号ｈを形成して出力する。

この第１実施例は、上述のように、２個のデジタル／ア
ナログ変換ユニットｌｉｅ及び１．１０を設け、入力デ
ジタル信号の各データ値を交互に振り分けて各ユニット
ｌｉｅ、ｌｌｏに入力し、得られた各アナログ信号ｈｅ
　，ｈｏを加算器１２で加算合成して出力する点に特徴
を有するものである。さらに、第１実施例は以下の特徴
を有する。

各デジタル／アナログ変換ユニットｌｉｅ、１１０に与
える電源電圧、従って、最上位ビット対応の電圧Ｅｍｅ
，　ＥｍＯが固定値（直流電圧）ではなくて変動（交流
電圧》する点に第２の特徴を有する。

第６図は、第１実施例での最上位ビット対応の電圧波形
Ｅｍｅ，　ＥｍＯを示すものである。第１のデジタル／
アナログ変換ユニットｌｉｅに対する最上位ビット対応
電圧Ｅｍｅは、第６図（Ａ）に示す波形形状を有し、次
式 Ｅｍｅ＝Ｅｍ　ｓｉｎ　２（ｒｔ／２Ｔ）　　　−（２
）で表すことができる。第２のデジタル／アナログ１−
１ 変換ユニットｌｌｏに対する最上位ビット対応電圧Ｅｍ
ｏは、第６図（Ｂ）に示す波形形状を有し、次式 Ｅｍｏ＝Ｅｍ　ｃｏｓ　２　（ｒｔ／２’Ｔ”）　　　
・・ｌ３）で表すことができる。ここで、Ｅｌは各波形
の最大値であり、次式 Ｅｍ　＝Ｅｍｅ＋Ｅｍｏ　　　　　　　　　　−（４）
で表すことができる。

ここで、第６図（Ａ）及び（２）式から明らかなように
、第１のデジタル／アナログ変換ユニットｌｉｅに対す
る最上位ビット対応電圧ＥＩＩｌｅは、セット信号ＳＥ
Ｔｅが有意になって内部レジスタ回路がデータ値を取込
むタイミングで最小値Ｏをとる波形となっている。同様
に、第２のデジタル／アナログ変換ユニットｌｌｏに対
する最上位ビット対応電圧ＥｍＯも、セット信号ＳＥＴ
ｏが有意になって内部レジスタ回路がデータ値を取込む
タイミングで最小値０をとる波形となっている。

最上位ビット対応電圧Ｅｍｅ，　ＥｍＯを、セット信号
ＳＥＴｅ，ＳＥＴｏが有意になるタイミングで１２ 最小値０とするようにしたのは、有意になってスイッチ
回路群が切り替わっても電圧が０であれば変換アナログ
信号ｈｅ　，ｈｏもほぼ０となって各スイッチ回路の動
作ばらつきに伴う切り替わりタイミングの僅かなずれが
問題とならないためである。

最上位ビット対応の電圧Ｅｍｅ，　ＥｍＯが０をとって
いるとしてもセット信号ＳＥＴｅ，ＳＥＴｏが有意にな
れば、各デジタル／アナログ変換ユニット１１ｅ、ｌｌ
ｏはデータ値を取り込んでデータ値に基づいて内部のス
イッチ回路状態を切り替える。この切り替わったスイッ
チ回路状態は、サンプル周期Ｔの２倍の期間２Ｔだけ続
く。スイッチ回路状態が同じであっても、最上位ビット
対応の電圧Ｅｍｅ，　ＥｍＯ自体が変化しているので、
その間の各ユニットｌｌｅ、ｌｌｏからのアナログ信号
ｈｅ　，ｈｏも変化するものとなる。

第７図には、ある１個のデータ値に対する変換されたア
ナログ信号を示している。また、第８図には、データ列
に対する変換されたアナログ信号１３ を示している。

第７図（Ａ）に第１のデジタル／アナログ変換ユニット
ｌｉｅに係る時刻２ｒＴでセットされたデータ値ｇ２ｒ
に対するものを示しており、第７図（Ｂ）に第２のデジ
タル／アナログ変換ユニット１１ｏに係る時刻（２ｒ＋
１）Ｔでセットされたデータ値ｇ２ｒ＋１に対するもの
を示している。

これらの波形から明らかなように、時間２Ｔを周期とし
、セット時刻から時間Ｔだけ経過したときに最大値をと
る正弦波状の波形形状を有する。

そして、ピーク値（符号ｇ２ｒで示している）又は（符
号ｇ２ｒ＋１で示している）は、最上位ビット対応電圧
Ｅｌｌｌｅ又はＥｍＯの最大値Ｅ…に対するデータ値ｇ
２ｒ又はｇ２ｒ＋１の変換値となっている。また、一方
の変換アナログ信号がピーク値をとるときに他方の変換
アナログ信号がボトム値（０）をとる関係になっている
。

従って、第１のデジタル／アナログ変換ユニットｌｉｅ
は、データ列ｇｏ、ｇ２、・・・に対して第８図（Ａ＞
に示すようなアナログ信号ｈｅを出力１４ し、第２のデジタル／アナログ変換ユニット１１０は、
データ列ｇ１、ｇ３、・・・に対して第８図（Ｂ）に示
すようなアナログ信号ｈｏを出力する。

これらアナログ信号ｈｅ及びｈｏが合成された出力アナ
ログ信号ｈは、第８図（Ｃ）に示すようになる。

なお、第８図では、データ値とそれに対する変換ピーク
値とを同一の時間軸上にかつ同一高さで示している。

第８図（Ｃ）から入力デジタル信号ｇＯ　，ｇｌ、・・
・ｇ２ｒ，　ｇ２ｒ＋１・・・がアナログ信号ｈに精度
良く変換されていることが分かる。

以上のように、第１実施例の特徴は、入力デジタル信号
のデータ列を交互に振り分けて異なるユニットｌｉｅ、
ｌｌｏで変換処理した後合成することにあり、また、最
上位ビット対応電圧Ｅｍｅ、ＥｍＯを変動させることに
ある。従って、従来とは、最上位ビット対応電圧Ｅｍｅ
，　Ｅｍｏの形成構成及びセット信号ＳＥＴｅ，ＳＥＴ
ｏの形成構成が当然に異なる。

１５ そこで、以下では、最上位ビット対応電圧の形成構成及
びセット信号の形成構成を動作と共に説明する。

第９図はこの構成部分を示すブロック図であり、第１０
図はその信号波形図である。

発振器（例えば水晶発振器）２０から、周期がサンプル
周期Ｔの４倍４Ｔである正弦波信号Ｓａ（第１０図（Ａ
））が規則的に発振出力される。

この正弦波信号Ｓａは、水晶発振器を適用している場合
には、ごく低い正電圧の発振信号となる。

この信号Ｓａはコンデンサ２１を通ることにより直流分
がカットされて正負均等な正弦波信号ｓｂ（第１０図（
Ｂ））となる。この正弦波信号ｓｂは乗算器２２に直接
与えられると共にボリューム２３を介して乗算器２２に
与えられ、乗算器２２によって２乗される。ここで、乗
算器２２にはリファレンス電圧として固定電圧Ｅｍが与
えられており、乗算器２２はピーク値がＥｍである正弦
波２乗信号Ｓｃ（第１０図（Ｃ））を出力する。

なお、正弦波２乗信号Ｓｃは、２乗処理前の正１６ 弦波信号ｓｂに比較してその周期が１／２になっている
。

この正弦波２乗信号Ｓｃは、一方の減算器２４に被減算
入力として、また、他方の減算器２５に減算入力として
与えられる。減算器２４はこの信号Ｓｃから０を減算し
て減算出力Ｓｅ（第１０図（Ｃ））を第１のデジタル／
アナログ変換ユニット１１ｅに対する最上位ビット対応
電圧Ｅｍｅとして出力する。減算器２５は固定電圧Ｅｍ
から正弦波２乗信号Ｓｃを減算して減算出力Ｓｄ（第１
０図（Ｄ）〉を第２のデジタル／アナログ変換ユニット
ｌｌｏに対する最上位ビット対応電圧ＥｍＯとして出力
する。

なお、電圧Ｅｍから一方の最上位ビット対応電圧Ｅｍｅ
を減算することで他方の最上位ビッｌ・対応電圧ＥＩＩ
ＩＯが得られることは、上述しｆ：（４）式を変形した
次式 Ｅｍｏ＝Ｅｍ　−Ｅｍｅ　　　　　　　　　　・＝（５
）から明らかである。また、理論上は減算器２４は不要
であるが、２個の最上位ビット対応電圧Ｅｍｅ１７ 及びＥｍｏの位相関係を揃える意味から、すなわち、信
号処理系のバランスから上述したように設けている。正
確には、信号Ｓｃと信号Ｓｅとは減算器２４の処理時間
分だけの位相ずれがある。

電圧Ｅｍｅは比較器２６の反転入力端子に与えられ、他
方の電圧ＥｍＯは比較器２７の反転入力端子に与えられ
る。これら比較器２６及び２７の非反転入力端子には、
固定電圧Ｅｍをボリューム２８によって分圧したほぼ０
に近い基準電圧ＶＯが与えられる。比較器２６は電圧Ｅ
ＩＩｌｅが基準電圧■Ｏより小さいときに有意な論埋「
１」をとる幅が狭いパルス信号Ｓｆ（第１０図（Ｅ〉）
を形成して第１のデジタル／アナログ変換ユニットｌｉ
ｅに対するセット信号ＳＥＴｅとして出力し、比較器２
７は電圧ＥｍＯが基準電圧ＶＯより小さいときに有意な
論理「１」をとる幅が狭いパルス信号Ｓｇ（第１０図（
Ｆ））を形成して第２のデジタル／アナログ変換ユニッ
トｌｌｏに対するセット信号Ｓ　Ｅ　Ｔ　ｏとして出力
する。

各セット信号ＳＥＴｅ，ＳＥＴｏは、対応する１８ 電圧Ｅｍｅ，　ＥＩＩＩＯが０のときに有意になること
が求められるものであるが、実際上は、各種回路での遅
延が生じるため、この実施例では、上述したように対応
する電圧Ｅｍｅ，　ＥｍＯが０になる少し前に有意にな
るようにしている。

このような第９図に示す構成によって得られた最上位ビ
ット対応電圧Ｅｍｅ及びＥｍＯと、セット信号ＳＥＴｅ
及びＳＥＴｏとが、対応する変換ユニットｌｉｅ及びｌ
ｌｏに与えられて上述したデジタル／アナログ変換を実
行させる。

この第１実施例によるデジタル／アナログ変換によれば
、デジタル／アナログ変換ユニット１１ｅ、ｌｌｏ内の
スイッチ回路群の状態を切り替えるタイミングでは、最
上位ビット対応電圧Ｅｍｅ、ＥｍＯが０であるので、各
スイッチ回路での開閉切替に多少のタイミングのずれが
あっても各変換ユニットｌｉｅ、ｌｌｏからのアナログ
信号ｈｅ、ｈＯにはその影響はほとんど現れず、最終的
な出力アナログ信号ｈの変換精度を従来に比して大幅に
向上させることができると共に、サンプル周期１つ Ｔの短縮化を可能とした。また、スイッチ回路間のばら
つきに伴うノイズ面からみた短縮化だけでなく、第１実
施例によれば、並列処理を実行しているという面からみ
ても短縮化（高速化）を実現している。

実際上、数百ＭＨｚの入力デジタル信号に対してデジタ
ル／アナログ変換することができる。

このようなスイッチ回路のば゛らつきに伴うノイズの軽
減という効果が得られても、最上位ビット対応電圧Ｅｍ
ｅ，　ＥｍＯを固定電圧から正弦波２乗形状の電圧に変
えたことによる悪影響が生じたならば、その効果の意味
はない。そこで、最上位ビット対応電圧Ｅｍｅ，　Ｅｍ
ｏを正弦波２乗形状の電圧に変えたことによる影響を考
えてみる。なお、第１１図はかかる考察に用いる説明図
である。

第２図に示した従来回路によるデータ単位の変換は、第
１１図（Ａ＞に示すように、デジタル信号ｇｒに矩形波
信号を乗算したものと考えることができるので、その周
波数特性は第１１図（Ｃ）に実線で示したようになる。

他方、この第１実施２０ 例によるデータ単位の変換は、第１１図（Ｂ）に示すよ
うに、デジタル信号ｇｒに余弦波２乗信号ｃｏｓ２　（
πｔ／２Ｔ）を乗算したものと考えることができるので
、その周波数特性は第１１図（Ｃ）に破線で示したよう
になる。

これらの周波数特性の比較から、第１実施例による変換
と従来方法による変換とは、その周波数特性がほとんど
変わらないことが分かる。すなわち、理論的には、ほぼ
同じアナログ信号を得ることができると言える。

なお、第１１図（Ｃ）における周波数ｆＣは１／２Ｔで
ある。

策λ実施刊 次に、本発明の第２実施例を図面を用いて説明する。

この第２実施例は、第１実施例に比較して、セット信号
の形成構成及び最上位ビット対応電圧の形成構成が異な
るだけであり、他の点は同様である。

すなわち、第１図に示すように、２個のデジタ２１ ル／アナログ変換ユニットｌｉｅ及びｌｌｏを設け、こ
れら変換ユニットｌｉｅ、ｌｌｏに入力デジタル信号の
各データ値を交互に振り分けて与え、これら変換ユニッ
トｌｉｅ、ｌｌｏで第６図に示すように変動する最上位
ビット対応電圧Ｅｍｅ，Ｅｍｏに基づいてデジタル／ア
ナログ変換させ、各変換ユニットｌｉｅ、ｌｌｏから出
力されたアナログ信号ｈｅ　，ｈｏを加算器１２で加算
合成させて出力アナログ信号ｈを形成する点は、第１実
施例と同様である。

そこで、第２実施例については、第１実施例と異なる最
上位ビット対応の電圧の形成構成及びセット信号の形成
構成を動作と共に説明する。

第１２図はこの構成部分を示すブロック図であり、第１
３図はその各部信号波形図である。

この第２実施例にかかる第１２図に示した構成は、第１
実施例で説明した（２）式及び（３）式を変形して得な
、これらの式と等価な後述する（８）式及び（９）式に
基づいてなされている。

周知のように、三角関数については、次式２２ Ｓｉｎ　ａ　−　Ｓ！ｎβ＝−（ｃｏｓ（ａ十β）−ｃ
ｏｓ　　（α一β）｝／２・・・（６）ＣＯＳ　ａ　・
ＣＯＳβ＝｛ＣＯｓ（α＋β｝−ｃｏｓ　　（α一β）
｝／２・・・（７）に示す和と積の公式がある。

第１実施例に係る（２）式に（６）式を適用して変形す
ると、次式 Ｅｍｅ＝Ｅｍ　　ｌ，　１　−ｃｏｓ　　（πｔ／Ｔ）
　）／２・・・（８） を得ることができ、（３）式に（７）式を適用して変形
すると、次式 Ｅｍｏ＝Ｅｍ　　（　１＋Ｃｏｓ　　（ｒｔ／Ｔ））／
２・・・（９） を得ることができる。

第１２図において、発振器（例えば水晶発振器）３０か
ら、周期がサンプル周期Ｔの２倍２Ｔである正弦波信号
Ｓａ２（第１３図（Ａ）〉が規則的に発振出力される。

この正弦波信号Ｓａ２は、水晶発振器を適用している場
合には、ごく低い正電圧の発振信号となる。この信号Ｓ
ａ２の周期２Ｔは、（８２３ ）式及び（９）式におけるｃｏｓ　　（πｔ／Ｔ）の周
期と同一である。この信号Ｓａ２は、リファレンス端子
に固定電圧Ｅｍが与えられ、乗算係数端子にボリューム
３２からの固定電圧が与えられている乗算器３１に与え
られ、この乗算器３１によってピーク電圧がＥｍであっ
てボトム電圧が０に調整され、この調整された正弦波信
号Ｓｂ２（第１３図（Ｂ））が出力される。なお、この
正弦波信号Ｓｂ２は、第１実施例に関する正弦波２乗信
号Ｓｃと同一のもので゛ある。の この正弦波信号Ｓｂ２は、減算器３３に被減算入力とし
て、また、減算器３４に減算入力として与えられる。な
お、これ以降の処理構成３３〜３７及びその動作は、第
１実施例と同様であるので、その説明は省略する。

第１２図に示したセット信号ＳＥＴｅ　（第１３図（Ｄ
））、ＳＥＴｏ　（第１３図（Ｅ））及び最上位ビット
対応電圧Ｅｍｅ（第１３図（Ｂ））、Ｅｍｏ　（第１３
図（Ｃ）〉の形成構成も第１実施例と同程度の複雑さで
あり、他は第１実施例と同様で２４ あるので、この第２実施例によっても第１実施例と同様
な効果を得ることができる。

策ユ実施囮 次に、本発明の第３実施例を図面を用いて説明する。

この第３実施例においても、基本的には、第１実施例と
同様に、２個のデジタル／アナログ変換ユニット１１ｅ
及びｌｌｏを設け、これら変換ユニットｌｉｅ、ｌｌｏ
に入力デジタル信号の各データ値を交互に振り分けて与
え、これら変換ユニットｌｉｅ、ｌｌｏで変動する最上
位ビット対応電圧Ｅｍｅ，　ＥｍＯに基づいてデジタル
／アナログ変換させ、各変換ユニットｌｉｅ、ｌｌｏか
ら出力されたアナログ信号ｈｅ　，ｈｏを加算器１２で
加算合成させて出力アナログ信号ｈを形成する。

しかし、この第３実施例は、最上位ビット対応電圧波形
Ｅｍｅ，　ＥｍＯが第１実施例とは異なっている。その
なめ、最上位ビット対応電圧Ｅｍｅ，　Ｅｍｏの形成構
成及びセット信号ＳＥＴｅ，ＳＥＴｏの形成構成も異な
っている。

２５ 第１４図は、この第３実施例における最上位ビット対応
電圧の信号波形図、第１５図はその形成構成を示すブロ
ック図、第１６図は第１５図での各部信号波形図、第１
７図は変換されたアナログ信号の波形図である。

第１４図（Ａ）に示すように、第１のデジタル／アナロ
グ変換ユニット１１−ｅに対する最上位ビット対応電圧
Ｅｍｅは、セット信号ＳＥＴｅが有意となる時刻から、
ユニット内部のスイッチ回路群が切替動作に要する最大
時間より長い所定時間（この実施例ではＴ７２程度）だ
け遅れた時刻ｔ一〇、２Ｔ、・・・に立ち上がり、その
立上り期間がサンプル周期Ｔと等しい矩形波形状で変動
しており、第２のデジタル／アナログ変換ユニット１１
０に対する最上位ビット対応電圧ＥｍＯは、第１４図（
Ｂ）に示すように他方の電圧Ｅｌｌｌｅの逆相波形とな
っている。

これら最上位ビット対応電圧Ｅｍｅ及びＥｍＯの形成構
成と、セット信号Ｓ　Ｅ　Ｔ　ｅ及びＳＥＴｏの形成構
成とを、その動作と共に、第１５図及び第１２６ ６図を用いて説明する。

第１５図において、発振器４０は規則的に発振動作して
サンプル周期Ｔを周期とする正弦波信号Ｓａ３（第１６
図（Ａ》）を形成して出力する。この正弦波信号Ｓａ３
は、インバータ回路４１に与えられてパルス整形される
。すなわち、論理「０」と「１」のＴＴＬレベル出力を
とるパルス信号Ｓｂ３　（第１６図（Ｂ））に変換され
る。なお、このパルス信号Ｓｂ３のデューティ比が５０
％になっているとは限らない。

このパルス信号Ｓｂ３は、分周器としての２進力ウンタ
回路４２にクロック信号として与えられる。

従って、２進カウンタ回路４２からは、周期がパルス信
号Ｓｂ３の周期Ｔの２倍であってデューティ比が５０％
の信号が出力される。

２進カウンタ回路４２のポジティブ出力端子から出力さ
れたパルス信号ＳＣ３（第１６図（Ｃ〉》は、増幅用ト
ランジスタ４３に与えられて論理「１」レベルが電圧Ｅ
ｌｌｌとされて第１のデジタル／アナログ変換ユニット
ｌｉｅ用の電圧波形Ｅｌｌｌｅ２７ （第１６図（Ｅ））として出力される。２進カウンタ回
路４２のネガティブ出力端子から出力されたパルス信号
Ｓｄ３（第１６図（Ｄ））は、増幅用トランジスタ４４
に与えられて論理「１」レベルが電圧Ｅｍとされて第２
のデジタル／アナログ変換ユニット１１０用の電圧波形
Ｅｍｕ（第１６図（Ｆ）》として出力される。

２進カウンタ回路４２からのパルス信号ＳＣ３はアンド
回路４５に与えられ、インバータ回路４１からのパルス
信号Ｓｂ３とアンドが取られ、そのアンド出力Ｓｅ３（
第１６図（Ｇ））が第２のデジタル／アナログ変換ユニ
ット１１０に対するセット信号ＳＥＴｏとして出力され
る。２進カウンタ回路４２からの他方のパルス信号Ｓｄ
３はアンド回路４６に与えられ、インバータ回路４１か
らのパルス信号Ｓｂ３とアンドが取られ、そのアンド出
力Ｓｆ３（第１６図（Ｈ〉）が第１のデジタル／アナロ
グ変換ユニットｌｉｅに対するセット信号ＳＥＴｅとし
て出力される。

このようにして形成された最上位ビット対応電２８ 圧Ｅｌｌｌｅ，　ＥｍＯ及びセット信号ＳＥ’ｌ’ｅ，
ＳＥＴｏを適用した場合、第１のデジタル／アナログ変
換ユニットｌｉｅからは第１７図（Ａ＞に示すように、
時刻２ｒＴから時刻（２ｒ＋１）Ｔまでの間（ｒは自然
数）に変換された値をとるアナログ信号ｈｅが出力され
、他方のデジタル／アナログ変換ユニットｌｌｏからは
第１７図（Ｂ）に示すように、時刻（２ｒ＋１＞’１’
から時刻（２ｒ＋２）Ｔまでの間に変換された値をとる
アナログ信号ｈＯが出力される。かくして、最終的なア
ナログ信号ｈは、第１７図（Ｃ）に示すようになる。

この図から明らかなように、出力波形は従来装置での波
形と同一である。従って、第３実施例の場合には、最上
位ビット対応電圧波形Ｅｍｅ，　ＥｍＯとして第１４図
に示したものを適用したことによる周波数特性からの考
察は不要となる。

この第３実施例においても、デジタル／アナログ変換ユ
ニット１．　１　ｅ、１１０内のスイッチ回路群の状態
を切り替えるタイミングでは、最上位ビット対応電圧Ｅ
ｍｅ，　ＥｍＯが０であるので、各スイ２９ ッチ回路での開閉切替に多少のタイミングのずれがあっ
ても各変換ユニットｌｉｅ、１１０からのアナログ信号
ｈｅ　，ｈｏにはその影響はほとんど現れず、最終的な
出力アナログ信号ｈの変換精度を従来に比して大幅に向
上させることができると共に、サンプル周期の短縮化を
可能とした。また、スイッチ回路間のばらつきに伴うノ
イズ面からみた短縮化だけでなく、並列処理を実行して
いるという面からみても短縮化を実現している。

仏Ω叉施億 最上位ビット対応電圧Ｅｍｅ，　ＥｍＯの波形形状は、
上述の第１〜第３実施例のものに限定されない。

例えば、三角波形や対称な台形波形等を適用することが
できる。但し、セット信号ＳＥＴｅ，ＳＥＴｏが有意と
なったタイミングで最上位ビット対応電圧Ｅｍｅ，　Ｅ
ｍＯが最小値（又はその近傍値）であることを要する。

また、上述では、デジタル／アナログ変換ユニットを２
個設けて入力デジタル信号の各データ値を交互に振り分
けて処理するものを示したが、デ３０ ジタル／アナログ変換ユニットをｎ個（ｎは３以上の自
然数）設けて入力デジタル信号の各データ値をｎ個周期
で振り分けて処理するようにしても良い。このようにす
ると、より高速なデジタル信号に対しても応じることが
できる。

さらに、上述では、電圧合成形のデジタル／アナログ変
換回路について説明したが、デジタル信号の各ビットに
対応したスイッチ回路を有する電流合成形のデジタル／
アナログ変換回路に対しても適用することができる。こ
の場合、各ビット対応の電流は同一の電源電圧を利用し
て作るのであるが、この電源電圧を変動させれば良い。

［発明の効果］ 以上のように、本発明によれば、デジタル／アナログ変
換ユニットを複数設けると共に、各ユニット内のスイッ
チ回路群の状態を切り替えるタイミングでは、電源電圧
が小さい値をとるようにしたので、各スイッチ回路での
開閉切替に多少のタイミングのずれがあっても各変換ユ
ニットからのアナログ信号にはその影響はほとんど現れ
ず、最３１ 終的な出力アナログ信号の変換精度を従来に比して大幅
に向上させることができると共に、サンプル周期の短縮
化を可能としている。

【図面の簡単な説明】

第１図は本発明の第１実施例の要部構成を示すブロック
図、第２図は従来回路を示すブロック図、第３図は第２
図回路の簡易表現を示す説明図、第４図は従来回路の各
部信号波形図、第５図は第２図回路の簡易表現をデータ
列について示したブロック図、第６図は第１実施例の最
上位ビット対応の電圧を示す信号波形図、第７図は第１
実施例における１個のデータ値に対する変換されたアナ
ログ信号を示す信号波形図、第８図は第１実施例におけ
るデータ列に対する変換されたアナログ信号を示す信号
波形図、第９図は第１実施例の最上位ビット対応電圧及
びセット信号の形成構成を示すブロック図、第１０図は
第９図の各部信号波形図、第１１図は第１実施例の効果
の考察に用いる説明図、第１２図は第２実施例の最上位
ビット対応電圧及びセット信号の形成構成を示すブロッ
ク図、３２ 第１３図は第１２図の各部信号波形図、第１４図は第３
実施例における最上位ビット対応電圧の信号波形図、第
１５図は第３実施例の最上位ビッｔ・対応電圧及びセッ
ト信号の形成構成を示すブロック図、第１６図は第１５
図の各部信号波形図、第１７図は第３実施例でのデータ
列に対する変換アナログ信号を示す波形図である。 Ｌｉｅ、ｌｌｏ・・・デジタル／アナログ変換ユニット
、１２・・・加算器、２０・・・発振器、２１・・・コ
ンデンサ、２２・・・乗算器、２４、２５・・・減算器
、２６、２７・＝・比較器、Ｅｍｅ，　Ｅｍｏ−・・電
源電圧（ｆｉ上位ビット対応電圧）、ＳＥＴｅ，ＳＥＴ
ｏ・・・セット信号。 ３３ ０ ■ ２Ｔ ３Ｔ 第３実施例の各部のアナａク゛ 第１７図 −−−ｒＴ （　ｒ＋　１　）Ｔ ゛信号波形図

Claims (1)

1. 【特許請求の範囲】 入力デジタル信号の各ビットに対応したスイッチ回路を
   内蔵し、入力されたデジタル信号をアナログ信号に変換
   するｎ個のデジタル／アナログ変換ユニットと、 入力デジタル信号のデータをｎ個の上記デジタル／アナ
   ログ変換ユニットに所定順序で振り分けて与えるデータ
   振分手段と、 上記各デジタル／アナログ変換ユニットから出力された
   アナログ信号を合成して出力する加算手段と、 上記各デジタル／アナログ変換ユニットに対するｎ個の
   電源電圧であって、それぞれ入力デジタル信号のサンプ
   ル周期のｎ倍の周期で変動する電源電圧を形成する電源
   手段と、 上記各デジタル／アナログ変換ユニットに対して入力デ
   ジタル信号の取込みを指示するものであって、その指示
   タイミングが対応する上記電源電圧の小さな値のときで
   あるｎ個のセット信号を形成するセット信号形成手段と
   を備えたことを特徴とするデジタル／アナログ変換回路
   。