JPS5955623A

JPS5955623A - デイジタル／アナログ変換方式

Info

Publication number: JPS5955623A
Application number: JP57166853A
Authority: JP
Inventors: Shinichi Tanaka; 伸一田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1982-09-24
Filing date: 1982-09-24
Publication date: 1984-03-30
Also published as: US4567468A; JPH057900B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く技術分野〉本発明はディジタル／アナログ変換方式に関するもので
ある。

〈発明の背景〉ディジタル／アナログ変換（以下単にＤ／Ａ、Ｉ換とい
う）に際し、ディジタル・コードを、ディジタル・コー
ドに対応して一定変換周期内で所定ノハルス幅ヲモつよ
うなパルス又はパルス列に変換するものがある。

第１図において、Ｄ、Ｎ−ＤＩ　は、所望デジタル回路
／で得られたＤ　／　Ａ変換すべきデジタル舎データで
ある。また、Ｑ　Ｎ　−０１は変換に使用するタイミン
グを作るためのバイナリ−・カクンタコの出力で、φは
、バイナリ−・カクンタコに入力されて変換の最小単位
時間を決定するクロックである。これらＤＮ−Ｄｌ　と
Ｑ　Ｎ　−Ｑ　ｒ　のデータを基に、Ｄ／Ａ変挽回路３
により、−電変換周期内で全体として所定のパルス幅を
もつようなパルス又はパルス列からなる出力ｖｐを得る
。

このＶ、は通常、図示されたように、レベル変換回路り
で必要な電圧出力ｖＬまで上げられ、積分回路ｊを通し
てアナログ出力ｖＡとされる。

第２図に、φとＱＮ−Ｑｌ　の関係を示す。なお説明上
、Ｎ＝６として話を進める。この図で、ｔは変換に使用
する最小単位時間であり、この例では、Ｎ＝ｓｃ、ｓビ
ット）であるので変換周期ＴはＴ＝Ｊ’、、２　ｔとな
る。

■、の波形として、従来知られている方式は、パルス幅
変調及びパルス数変調であり、その例を第３図に示す。

パルス幅変調はつながった一つのパルスとして出力され
、パルス数変調はパルス幅ｔを／単位とするパルス列の
組合せぞ出力される。

ただし、パルス数変調において、Ｄ−θ０００／〜Ｄ−
１０θ００間はパルス数としては増加するが、Ｄ−１０
０θ／〜Ｄ＝／／　１７７間は、Ｄ−１０００θの波形
にＤ＝００００／〜Ｄ＝０／／／／の波形が重ね合わさ
れ、パルス数としては減少する。

いずれの方式も、周期Ｔに対するＶ、波形の”Ｈｉｇｈ
”の期間は同一であり、第１図のアナログ波形ｖＡの値
は同じになる。このＶｐ＝”Ｈｉｇｈ”の期間Ｔｐは、
次式で表わせる。

Ｔ　ｐ　＝　ｔ　（コ４×Ｄ５＋、２３×Ｄ４＋、、？
２×Ｄ３＋、、２１×１）２＋？ｏＸＤ、）即ち、同じディジタル・コードでは、両方式とも周期Ｔ
内において全体的に同等のパルス幅を持つようなパルス
又はパルス列として出力される。

しかしながら、これら従来の方式には次のような欠点が
ある。

まず、前者（パルス幅変調）は積分回路ｊの時定数を大
きくしないと、出力ｖＡにリップルが乗る。そこで、時
定数を大きくすると、今度はデジタル・データＤＮ−Ｄ
１　に対する応答が悪くなる。

後者（パルス数変調）においては、デジタルデータの最
大、最小近傍を除けば、前者より小さい時定数でよい。

しかし、新たに、次の問題が発生する。

第Ｚ図に示すごとく、実際のｖｐ波形（、）は立上り時
間（１ｒ）、立下り時間（ｔｆ）が存在する。

この波形を例えば、振幅の、５０％でレベル変換したと
すると、そのｖＬ波形は同図（ｂ）に示すごとくなる。

即ち、理論上のＶＴ、パルス幅同図（Ｃ）に対′じ実際
は、次式で示される誤差（△ｔ）が生じる。

ｔ　　ｒ−ｔ　　ｆ Δ　ｔ　＝コこのΔｔは、パルス数変調の誤差であり、よって、デジ
タル・データがちょうと半分の時（Ｄ＝１００００）誤
差は最大となる。この傾向を第５図に示す。

このように、デジタル・データ値によって誤差が変化す
るのは、大変都合が悪い。これが一定値であれば、外部
にて、その補償も可能である。一方、前者の方式はデー
タ値に関係なく、一定値Δｔである。

〈発明の目的〉本発明は、上述のような点に鑑み、パルス数変調とパル
ス幅変調を併用し、比較的小さな時定数でよく、又、通
常使用される領域では一定の誤差となる有用なり／Ａ変
換方式を提供するものである。

〈実施例〉第２図にＤ／Ａ変挽変格回路１図のＤ／Ａ変挽変格回路
相当）の回路例、第７図にＶ、波形のタイムチャートを
示す。

ここではＮ＝Ｊとして、下位２ビツトをパルス数変調、
上位３ビツトをパルス幅変調し、これらを合成して変換
している。

第Ｚ図において、Ｑ１〜Ｑ５　とφの波形は第一図で示
されたとおりである。アンドゲートＡ１゜Ａ２は下位２
ビツトのデータＤ１．Ｄ２によってパルス数変調を行な
うもので、アンドゲートＡ０にはＤｚ　＃　Ｑ５．Ｑ４
　、Ｑ３．Ｑｚ、Ｑｌ　を、アンドゲートＡ２　にはＤ
２　、Ｑ４　、　Ｑｓ　、　Ｑ２　、　Ｑｌを入力して
いる。これらの出力はオアゲート０□を介してＶ、波形
として出力される。

オアゲート０２は上位３ビツトのデータＤ３゜Ｄ４．Ｄ
５を入力し、これらのデータのいずれかがＩＴ　ＨＨｇ
ｈ＋１であるとき、アンドゲートＡ３　によりＱ３ｒ　
Ｑ２　＋　Ｑｔ　−”Ｈ’　ｇ　ｈ”を満足するタイミ
ングで出力を出す。そして、アンドゲートＡ３の出力は
オアゲート０３を介して、φをクロックとするＤ型フリ
ップフロップＦ／Ｆにより／クロック分遅延され、前記
オアゲート０１　　を介してＶ、波形として出力される
。

この出力は上位３ビツトのパルス幅変調の基点となるも
のであり、下位２ビツトのパルス数変調により周期Ｔ内
で分散されたパルス列と隣接するように生成される。

イクスクルーシブ・ノアゲートＸ１．Ｘ２．Ｘ３、ナン
トゲートＮＡ、及びアンドゲートＡ４は、Ｑ３　、　Ｑ
２　、　Ｑ＋　−”Ｈｉｇｈ″のタイミング（ｔの０．
♂、／ｉ、、２グのタイミング）後のＤ型フリップフロ
ップＦ／Ｆの入力を制御するものである。

イクスクルーシブ・ノアゲートＸ１　はＱｌとＤ３、同
Ｘ２はＱ２とＤ４、同Ｘ３はＱ３とＤ５を入力している
。そして、これらイクスクルーシブ・ノアゲートｘ、、
Ｘ２．Ｘ３の出力はナントゲートＮＡ１に入力されて、
δ３．万２９石、−”Ｉ　ＨｉｇｈＩＴ後からの所定タ
イミングを検出する。タイミングはデータＤ４．Ｄ５．
Ｄ６の内容に応じ、Ｄ４とＱｌ、Ｄ５とＱ２、Ｄ６とＱ
３の値がすべて一致するとき”　Ｌ　ＯＷ”を出力する
。他のときはＴＩ　Ｈ１ｇｈ　１１である。すなわち、
例えばＤ６Ｄ５Ｄ４−０θ／であればｔの／、２．／７
．．２．！；、Ｄ６Ｄ５Ｄ、＝θ／θであればｔのコ、
／θ、／♂、ｙＪ。

Ｄ　６　Ｄ　５．Ｄ　４　＝　０　／　／であればｔの
３．／／、／７、．２７．・・・以下同様・・・、のタ
イミング時のみナントゲートＮＡ、の出力は°’ＬＯＷ
”になる。この出力はＤ型フリップフロップＦ／Ｆの出
力とともにアンドゲートＡ４　に入力され、オアゲート
Ｑ３を介してＤ型フリップフロップＦ／Ｆの入力端子に
加えられる。

前述したように、上位３ビツトのデータＤ３゜Ｄ４．Ｄ
５　のいずれか１つがｔｊ　Ｈｉｇｈｌｌであるとき、
Ｄ型フリップフロップにより／クロック分遅延したタイ
ミングで°Ｉ　Ｈｔ　ｇｈ　ｊｌのＶ、波形を出力する
が、その後データＤ３．Ｄ、、Ｄ５の内容によってＤ型
フリップ７０ツブＦ／Ｆの入力端子が制御され、φのク
ロックにより°’　Ｌ　ＯＷ　”を読み込むまで°Ｉ　
ＨＨｇｈｌｌを持続する。

すなわち、ここではグつに分割されてパルス幅変調が行
なわれるのであり、最初の遅延出力を基点として、グパ
ルスのパルス幅がデータＤ３．Ｄ。

、Ｄ５によってそれぞれ増減されるのである。下位２ビ
ツトのパルス数変調によるパルスは、遅延する以前のタ
イミングに応じて適宜発生し、合成すればパルス幅変調
したグつのパルスのいずれかと連結合成された形となる
。連結されたパルスのパルス幅（下位ビットに相当）は
もちろんその分増加する。

第２図にＮ＝６におけるパルス数ど誤差の関係を示す。

このように、パルスの数は、デジタル・データの最大、
最小近傍を除いて一定値（Ｎ−５の場合はグつ）となり
、前述の通常精度を必要とする領域の誤差もグ×△ｔと
、一定になる。又、周期Ｔの中で、グつの分散パルスが
有り、時定数も小さくてよい。

テレビジョン受像機のチューナに印加する同調用の電圧
は７３ビット程度の高精度の電圧が必要である。本方式
によれば、今後増加すると見られる電子チューニング方
式に有効な手段となる。なお、ディジタル・データのＮ
ビットは、必ずしもというように分ける必要はない。用
途によっては任意のビットを固定データとして取扱える
場合があり、本発明の趣旨の範囲内で種々の変形が可能
である。

〈発明の効果〉以上のように、本発明はパルス数変調とパルス幅変調を
併用して、通常精度を必要とする領域において一定のし
かも少誤差量となり、その補償も可能なり／Ａ変換方式
で提供できる。

【図面の簡単な説明】

第１図は基本システム例を示すブロック図、第２図は第
１図のφ及びＱＮ−Ｑｌ　の波形例を示す形例を示すタ
イムチャート、第７図は従来方式による欠点を説明する
ためのタイムチャート、第５図は同特性図、第２図は本
発明の一実施例における回路図、第７図は同実施例にお
けるＶ、波形例を示すタイムチャート、第２図は同特性
図である。／・・・ディジタル回路、２・・・Ｎビットバイナリー
カークンタ、３・・・Ｄ／Ａ変挽変格回路ヌへ娩　　　　　　　覚４−一一杖筺く−輻く４＝

Claims

【特許請求の範囲】

１、　ディジタル・データの下位ビットをパルス数変調
し、該パルス数変調によるパルス列を所定変換周期内に
分散するとともに、ディジタル・データの上位ビットを
パルス幅変調により、上記パルス数変調によるパルス列
に隣接しかつ該パルス列間で分割してそれぞれパルス幅
を増減調のパルス列を連結合成するようにしてなること
を特徴とするディジタル／アナログ変換方式。