KR930003255B1

KR930003255B1 - 프로그래머블 서브프레임 방식의 pwm 회로

Info

Publication number: KR930003255B1
Application number: KR1019890012487A
Authority: KR
Inventors: 조동수
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1989-08-31
Filing date: 1989-08-31
Publication date: 1993-04-24
Also published as: JPH03237815A; GB2236924B; DE4027699C2; GB9018859D0; US5070312A; GB2236924A; JPH0758893B2; NL9001870A; NL192806C; KR910005570A; DE4027699A1; NL192806B

Abstract

내용 없음.

Description

프로그래머블 서브프레임 방식의 PWM 회로

제 1 도는 본 발명에 따른 프로그래머블 서브프레임 방식의 PWM 회로도.

제 2 도는 제 1 도에서 콘트롤 회로 상세 회로도.

제 3 도는 제 1 도에서 카운터 회로 상세도.

제 4 도는 제 1 도에서 비교 보정회로.

제 5 도는 제 1 도에서 모듈레이터 회로 상세도.

제 6 도는 제 1 도에서 8비트 프로그래머블 서브프레임 방식 출력일례도.

제 7 도는 제 1 도에서 시스템 클럭과 입력클럭의 관계도.

제 8 도는 종래의 PWM 방식의 일례를 나타낸 흐름도.

제 9 도는 종래의 6비트 PWM에 있어서 각 비트에 해당되는 파형도.

* 도면의 주요부분에 대한 부호의 설명

20 : 콘트롤 회로 20a : 콘트롤레지스터

30 : 카운터 40 : 비교보정회로

50 : 모듈레이터 60 : PWM 데이타레지스터

28,70,4R1,5R1 : 오아게이트 21∼23,31,4NA,5NA∼5NA6 : 낸도게이트

24,32∼36,4I1∼4I6,5I1∼5I12 : 인버터

25∼27,37,38,4N1∼4N6,5N1∼5N3 : 노아게이트

29,39,4A1∼4A3,5A1,5A2 : 앤드게이트

4T1∼4T4 : 트랜스미션게이트

본 발명은 프로그래머블 서브프레임(Programable Sub-Frame)방식의 PWM(Pulse Width Modulation)회로에 관한 것으로 특히 PWM에 있어서 한 프레임을 프로그래머블한 서브-프레임으로 나누어 모듈레이션하기에 적당하도록한 프로그래머블 서브프레임방식의 PWM 회로에 관한 것이다.

종래의 한 프레임 방식 PWM의 기술구성은 제 8 도에 도시된 바와 같이 입력클럭(Clock)에 의해 카운터되는 카운트-업(Count -Up)하면서, 카운터값과 PWM 데이타레지스터(Data Register)의 값이 일치할때 PWM 출력 파형을 리셋(Reset)시키고, 카운터의 오버프로우(Overflow)로 PWM 출력 파형을 세트(Set)시키는 방법과 제 9 도에 도시된 바와 같이 각 비트에 해당되는 파형을 준비하여두고 PWM 데이타레지스터의 값에 따라 각 비트 파형을 합하여 구성하는 방법등이 있고, 고정된 서브프레임방식 PWM의 기술구성은 제8도와 같이 동작하면서 보정은 제 9 도와 같이 6비트(Bit) PWM에 있어서 6비트에 해당되는 고정된 파형에 의해 보정 프레임을 결정하는 방식을 택하고 있다. 그러나 이와 같은 종래의 기술구성에 있어서는 한 프레임 또는 고정된 서브프레임 방식으로 PWM을 하므로써 여러가지 형태의 모듈레이션(Modulation)이 불가능하고 응용범위가 제한되는 단점이 있었다. 이에따라 상기한 단점을 해결한 본 발명에 따른 프로그래머블 서브프레임 방식의 PWM 회로의 기술구성은 제 1 도에 도시된 바와 같이 시스템 클럭(System Clock)(CK1,CK2)과 리셋신호(R)는 모듈레이터(50)와 카운터(30)에 연결되고, 상기 카운터(30)는 비교보정회로(40)에 연결되고, 콘트롤레지스터(20a)를 포함하는 콘트롤 회로(20)의 출력(Cm∼Co)은 비교보정회로(40)에 연결되고, PWM 데이타레지스터(60)가 연결된 비교보정회로(40)는 모듈레이터(50)에 직접 연결됨과 동시에 오아게이트(70)를 거쳐 연결되고, 모듈레이터(50)에서 PWM 신호를 출력하는 구성으로써 제 2 도 내지는 제 5 도를 참고로 상기한 프로그래머블 서브프레임 방식의 PWM 회로의 연결구성을 더욱 상세히 설명하면 다음과 같다.

제 2 도는 콘트롤 회로(20)의 내부구성 상세도로서 콘트롤 레지스터(20a)의 각 비트는 앤드게이트(29)와 오아게이트(28) 및 노아게이트(25∼27), 인버터(24), 낸드게이트(21∼23)를 거쳐 비교보정회로(40)에 콘트롤 시그날(Co∼C6)을 출력하며, 콘트롤 시그날(C7)은 항상 "하이(High)" 신호를 출력하는 구성이며, 제 3 도는 카운터 회로(30)의 내부구성 상세도로서 비교보정회로(40)에 연결된 카운터 입력단자(

)는 노아게이트(38)와 앤드게이트(39)의 타입력단에는 낸드게이트(31)의 출력단이 연결되며, 상기 노아게이트(38)의 출력단은 인버터(35)를 거쳐 카운터 출력단자(

)에 연결됨과 동시에 앤드게이트(39)의 출력 및 리셋단자(R)와 함께 노아게이트(37)의 입력단에 연결되고, 상기 노아게이트(37)의 출력단은 시스템 클럭단(CK1)에 연결됨과 동시에 인버터(33)를 거쳐 타 인버터(32)(34)의 입력단에 연결되고, 상기 인버터(34)의 출력단은 노아게이트(37)의 출력단에 연결됨과 동시에 인버터(32)의 출력단 및 시스템 클럭(CK2)단에 연결되고, 인버터(32)(33)의 출력단은 반전된 리셋신호(RB)와 함께 낸드게이트(31)의 입력단에 연결되고, 낸드게이트(31)의 출력단은 노아게이트(38) 및 앤드게이트(39)의 일입력단에 연결됨과 동시에 인버터(36)를 거쳐 단자(CNTi)에 연결되는 구성으로서 단자(CAINi)(CAOUTi)(CNTi)는 각각 비교보정회로(40)에 연결되며, 제 1 도의 카운터(30)는 상기와 같은 구성의 카운터가 비트수만큼 연결되어 있는 구성이다.

제 4 도는 제 1 도에서 비교보정회로(40) 내부 구성도로서 콘트롤 회로(20)에 연결된 콘트롤 시그날(Ci)단자는 인버터(4I2,4I4),의 출력단에 연결됨과 동시에 인버터(4I1)를 거쳐 노아게이트(4I1)의 입력단과 인버터(4I3,4I5)의 출력단에 연결되고, 카운터(30)의 입출력단자

는 각가 인버터(4I3,4I4)의 출력단과 인버터(4I2,4I5)의 입력단에 연결되고, 콘트롤 신호가 "1"이면 트랜스미션 게이트(4T2)를 통해 오버프로우(Over Flow)(UCAi-1)를 받아 인버터(4I2)의 출력단으로 신호(UCAi)를 발생시키고, 콘트롤신호가 "0"이면 상위비트이 오버프로우(LCAi+1)를 인버터(4I3)의 입력단을 통해 인가받아 트랜스미션게이트(4T3)를 통해 신호(LCAi)를 발생시키고, 노아게이트(4N1)의 출력과 인버터(4I6)를 통해 반전된 출력은 트랜스미션게이트(4T1∼4T4)를 제어함과 동시에 앤드게이트(4A1)(4A2)와 노아게이트(4N6)의 입력단에 연결되고, 타입력단에 입력 클럭(CLK)이 입력되는 상기 앤드게이트(4A1)의 출력은 타앤드게이트(4A2)의 출력과 함께 노아게이트(4N3)의 입력단에 연결되고, 노아게이트(4N3)의 출력은 노아게이트(4N2)의 일 입력단에 연결되고, 카운터(30)의 출력(CNTi)은 상위카운터로부터의 출력(CMEi+1)과 함께 노아게이트(4N5)의 두 입력이 되고, 상기 노아게이트(4N5)의 출력은 노아게이트(4N1)출력과 함께 노아게이트(4N6)의 입력이 되고, 상기 노아게이트(4N6)의 출력(CMEi)은 하위 카운터의 단자(CMEi-1)에 연결되고, 카운터(30)의 출력(CNTi)는 또한 PWM 데이타레지스터(60)의 출력(PWDRi)과 함께 낸드게이트(4NA)와 오아게이트(4R1)의 입력이 되고, 낸드게이트(4NA)의 출력은 노아게이트(4N4)의 입력단에 연결됨과 동시에 오아게이트(4R1)의 출력과 함께 앤드게이트(4R3)의 입력이 되고, 상기 앤드게이트(4A3)와 노아게이트(4N3)의 출력을 입력으로 하는 노아게이트(4N2)로부터 일치신호(EQi)가 출력되고, 인버터(4I4)의 출력단에 연결된 콘트롤 신호(Ci)는 앤드게이트(4A2)와 노아게이트(4N4)의 입력단에 연결되고, 또한 상위 카운터로부터의 출력(CMEi+1)는 노아게이트(4N4)의 입력단에 연결되고, 노아게이트(4N4)의 출력단으로부터 발생하는 보정신호(CMPi)는 CMP 오아게이트(70)의 입력단에 연결되는 구성으로서 제 1 도의 비교보정회로(40)는 상기와 같은 구성의 비교보정회로가 비트수만큼 연결되어 있는 구성이다.

제 5 도는 모듈레이터(50)의 내부구성 상세도로서 비교보정회로(40)로부터 출력되는 보정신호(CMPo∼CMPm)를 오아링(Oring)한 신호 입력단자(CMP)는 인버터(5I1)를 거쳐 낸드게이트(5NA1)의 일 입력단에 연결됨과 동시에 낸드게이트(5NA2)의 일입력단에 연결되고, 상기 낸드게이트(5NA1)(5NA2)의 타 입력단은 단자(EQM)가 연결되고, 낸드게이트(5NA2)의 출력단은 단자(UCAM)에 연결된 인버터(5I5)의 출력단자에 연결된후 노아게이트(5N1)와 낸드게이트(5NA3)의 일 입력단에 연결되고, 리셋단자(R)는 노아게이트(5N1)의 타입력단에 연결됨과 동시에 인버터(5I2)를 거쳐 낸드게이트(5NA3)의 일입력단에 연결되고, 리셋단자(R)는 노아게이트(5N1)의 타입력단에 연결됨과 동시에 인버터(5I2)를 거쳐 낸드게이트(5NA3)의 타입력단과 반전 리셋단자(RB)에 연결되며, 입력 클럭단(CLK)은 낸드게이트(5NA5)(5NA6)의 일 입력단에 연결되고, 타입력단에 시스템 클럭단(CK1)이 연결되는 낸드게이트(5NA6)의 출력단은 인버터(5I10)를 거쳐 낸드게이트(5NA3)와 노아게이트(5N1)의 일 입력단에 연결되며, 타 입력단에 시스템 클럭단(CK2)이 연결된 낸드게이트(5NA5)의 출력단은 인버터(5I9)를 거쳐 인버터(5I7)(5I4)와 낸드게이트(5NA1)의 출력단에 연결되고, 클럭단(CK2)은 인버터(5I12)의 출력단과 연결된후 낸드게이트(5NA5)의 일 입력단에 연결됨과 동시에 인버터(5I3)(5I6)의 출력단에 연결되고, 낸드게이트(5NA3)의 출력단은 인버터(5I6)를 거쳐 낸드게이트(5NA3)의 일 입력단에 연결됨과 동시에 인버터(5I7,5I8)를 거쳐 오아게이트(5R1)와 앤드게이트(5A2)의 일 입력단에 연결되고 노아게이트(5N1)의 출력단은 인버터(5I3)를 거쳐 노아게이트(5N1)의 일입력단에 연결됨과 동시에 인버터(5I4)를 거쳐 오아게이트(5R1)의 타입력단에 연결되고, 낸드게이트(5NA1)의 출력은 오아게이트(5R1)의 출력과 함께 낸드게이트(5NA4)의 입력단에 연결됨과 동시에 앤드게이트(5A2)의 일입력단에 연결되고, 낸드게이트(5NA4)의 출력단은 시스템 클럭단(CK1)과 함께 앤드게이트(5A1)의 두 입력단에 연결되고, 시스템 클럭단(CK1)과 인버터(5I8)의 출력단 및 낸드게이트(5NA1)의 출력단을 입력단으로 하는 앤드게이트(5A2)의 출력단은 노아게이트(5N2)의 출력단과 함께 노아게이트(5N3)의 두 입력단에 연결되고, 앤드게이트(5A1)의 출력단과 노아게이트(5N3)의 출력단을 두 입력단으로 하는 노아게이트(5N2)의 출력단은 인버터(5I11)(5I12)를 거쳐 시스템 클럭단(CK2)에 연결됨과 동시에 PWM을 출력하는 구성이다.

이와 같이 비트수만큼의 카운터(30) 및 비교보정회로(40)와 콘트롤 회로(20), PWM 데이타레지스터(6), 모듈레이터(50)로 구성되는 본 발명에 따른 프로그래머블 서브프레임 방식의 PWM 회로의 동작 상태 및 작용, 효과를 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

제 1 도에서 일예로 8비트 프로그래머블 서브프레임 방식의 PWM 회로를 참고로 설명하면, 제 2 도에 도시된 바와 같은 콘트롤 회로(20)는 콘트롤 레지스터(20a)의비트데이타에 의해 서브프레임수를 결정하고 아래 도표〈1〉과 같이 서브프레임 수에 따라 콘트롤 시그날을 발생한다.

[표 1]

서브프레임수의 결정 및 콘트롤 회로의 출력 상태표

제 3 도에 도시된 바와 같은 카운터 회로(30)는 비교보정회로(40)로부터 클럭을 받아 카운트-업하고, 오버프로우를 비교보정회로(40)로 다시 돌려 보낸다.

제 4 도에 도시된 바와 같이 비교보정회로(40)는 콘트롤 회로(20)로부터 콘트롤 시그날(C7∼C0)을 받아, 카운터(30)의 연결 순서를 결정한다.

예로서 서브프레임수가 1개 일때는 일반적인 카운터와 같이 연결되어, 클럭(CLK)이 입력되면 CNBo→CNB1…→CNB7으로 연결하여 출력(UCAm)을 모듈레이터(50)에 보내고, 서브프레임수가 8일때는 즉, 콘트롤 시그날(C7∼C0)이 "11111000"일때 클럭(CLK)이 입력되면 CNB3→CNB4→…→CNB7으로 연결하여 업 카운터(Up-Counter)의 오버프로우 출력(UCAm)을 얻고, 다시 오버프로우 출력(UCAm)을 카운터(CNB2)에 인가하여 CNB2→CNB1→CNB0로 연결하여 카운트한다.

그리고 콘트롤 시그날(C7∼C0)중에서, "1"인 비트는 서브프레임의 PWM 데이타로 사용하고, 콘트롤 시그날(C7∼C0)중에서, "0"인 비트는 보정 서브프레임의 결정 비트로 사용한다.

서브프레임 데이타 비트는 PWM 데이타 비트와 카운터(30)의 값을 비교하여 일치하면 차상위 비트를 비교하는 방식으로 일치신호(EQi)를 발생시키고 상위비트(MSB ; bit7)에서 최종 일치신호(EQM)을 발생시켜 모듈레이터(50) 회로를 출력한다.

또 각 비트는 콘트롤 시그날(C7∼C0)에 의해 "Ci=1"이면 클럭 또는 하위 비트의 오버프로우(UCAi-1)를 받아 카운터(30)로 보내고 카운터(30)로부터 오버프로우를 받아 출력신호(UCAi)를 발생시키고, "Ci=0"이면 업카운터 상위비트(UCAM : MSB) 또는 상위 비트는 오버프로우(LCAi+1)를 받아 카운터(30)로 보내고 카운터(30)의 오버프로우를 받아 신호(LCAi)를 발생시킨다.

보정 서브프레임의 결정 비트는 카운터(30)값과 PWM 데이타레지스터(60) 값이 "1"로 갖고, 보정 비트중 상위 카운터 값이 모두 "0"일때 보정시그날(CMPi)이 발생되어, CMP 오아게이트(70)에서 오아링(Oring)한후 보정신호(CMP)를 발생시킨다.

제 5 도의 모듈레이터(50)는 비교보정회로(40)의 최상의 비트의 오버프로우(UCAm)를 받아 출력을 세트(Set)시키고(Initial Value), 일치신호(EQM)를 받아 출력을 리셋(Reset)시킨다.

이때 보정신호(CMP)는 "CMP=1"이면 PWM 데이타 값에 1사이클(1cycle ; 입력클럭) 만큼 보정하여 출력을 리셋시킨다.

제 6 도는 PWM 데이타레지스터(6)값이 85(16)(85(16)=1000 0101(2))일때 서브프레임수가 "4"인 경우와 서브프레임수가 "8"인 경우의 출력예이다.

제 7 도는 시스템 클럭(CK1,CK2)과 입력클럭(CLK)에 대한 일례를 나타내고 있는데, 입력클럭(CLK)은 시스템 클럭의 N분주한 신호이고, "하이(High)"레벨의 길이(Length)가 1시스템 클럭일 경우에 대한 타이밍도이다.

따라서 본 발명에 따른 프로그래머블 서브프레임 방식의 PWM 회로는 PWM에 있어서 서브프레임이 프로그래머블하므로 고정된 하드웨어를 가지고 여러형태로 모듈레이션 가능하고, MCU(Micro Computer Unit)등에 내장될 경우 응용에 따른 다양한 변환에 대한 대체가 용이하므로 동시에 사용되는 경우가 아니면, 여러개의 PWM 처음 사용이 가능하게 되는 효과를 갖게 된다.

Claims

서브프레임수에 따른 콘트롤 시그날을 발생하는 콘트롤 회로와, PWM 데이타를 저장하고 있는 PWM 데이타레지스터와, 상기 콘트롤 회로로부터 콘트롤 신호를 받아 카운터의 연결순서를 결정한후 카운터값과 PWM 데이타레지스터의 값을 비교하여 콘트롤 신호에 의해 오버프로우를 발생함과 동시에 보정신호를 발생하는 비교보정회로와, 상기 비교보정회로에 의해 연결 순서를 결정하여 카운트-업하고 오버프로우를 비교보정회로로 다시 돌려보내는 카운터와, 비교보정회로에서 발생하는 보정신호를 오아링하는 오아게이트와, 게이트로부터 보정신호를 받아 보정을 하여 출력하는 모듈레이터를 포함하여 구성된 것을 특징으로 하는 프로그래머블 서브프레임 방식의 PWM 회로.