JPH0758893B2 - プログラマブルサブフレーム方式のｐｗｍ回路 - Google Patents
プログラマブルサブフレーム方式のｐｗｍ回路Info
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- JPH0758893B2 JPH0758893B2 JP2226406A JP22640690A JPH0758893B2 JP H0758893 B2 JPH0758893 B2 JP H0758893B2 JP 2226406 A JP2226406 A JP 2226406A JP 22640690 A JP22640690 A JP 22640690A JP H0758893 B2 JPH0758893 B2 JP H0758893B2
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- 230000005540 biological transmission Effects 0.000 description 5
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- 230000000694 effects Effects 0.000 description 3
- 102100036431 Calcineurin subunit B type 1 Human genes 0.000 description 2
- 101100005078 Drosophila melanogaster CanB2 gene Proteins 0.000 description 2
- 101000714321 Homo sapiens Calcineurin subunit B type 1 Proteins 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・サブフレーム方式のPWM（Pul
se Width Modulation）回路に関するものであり、特
に、PWMにおいて一つのフレームをプログラマブルなサ
ブフレームに分けて変調するのに適当であるようにした
プログラマブルサブフレーム方式のPWM回路に関するも
のである。
se Width Modulation）回路に関するものであり、特
に、PWMにおいて一つのフレームをプログラマブルなサ
ブフレームに分けて変調するのに適当であるようにした
プログラマブルサブフレーム方式のPWM回路に関するも
のである。
従来の一つのフレーム方式PWMの技術構成を、第８図の
流れ図で示す。図示したように、入力クロックによりカ
ウンターはカウント・アップする。そして、カウンター
値とPWMデータ・レジスターの値が一致するとき、PWM出
力波形をリセットする。このようにカウンターのオーバ
ーフローでPWM出力波形をセットさせる方法と、第９図
に図示された通り各ビットに該当する波形を準備して置
きPWMデータレジスターの値によって各ビット波形を合
わせて構成する方法等があり、固定されたサブフレーム
方式PWMの技術構成は第８図の如く動作しながら、補正
は第９図の如く６ビットPWMにおいて６ビットに該当す
る固定した波形により補正フレームを決定する方式を取
っている。
流れ図で示す。図示したように、入力クロックによりカ
ウンターはカウント・アップする。そして、カウンター
値とPWMデータ・レジスターの値が一致するとき、PWM出
力波形をリセットする。このようにカウンターのオーバ
ーフローでPWM出力波形をセットさせる方法と、第９図
に図示された通り各ビットに該当する波形を準備して置
きPWMデータレジスターの値によって各ビット波形を合
わせて構成する方法等があり、固定されたサブフレーム
方式PWMの技術構成は第８図の如く動作しながら、補正
は第９図の如く６ビットPWMにおいて６ビットに該当す
る固定した波形により補正フレームを決定する方式を取
っている。
しかし、このような従来の技術構成において一つのフレ
ーム又は固定されたサブフレーム方式でPWMをすること
によっては色々な形態の変調が不可能であり、応用範囲
が制限される欠点があった。
ーム又は固定されたサブフレーム方式でPWMをすること
によっては色々な形態の変調が不可能であり、応用範囲
が制限される欠点があった。
上記した欠点を解決した本発明によるプログラマブル・
サブフレーム方式のPWM回路の技術構成を第１図に図示
する。
サブフレーム方式のPWM回路の技術構成を第１図に図示
する。
次に、フレーム及びサブフレームについて説明し、更に
フレームとサブフレームの関係について説明する。
フレームとサブフレームの関係について説明する。
フレームは、PWMの反復周期を意味する。例えば、８ビ
ットPWMの場合は、入力周期の28倍に該当する。
ットPWMの場合は、入力周期の28倍に該当する。
サブフレームは、フレームを所望する数で割った場合、
フレームの割られた一つの区間を意味する。
フレームの割られた一つの区間を意味する。
フレームとサブフレームの関係は、８ビットPWMの場
合、ｎ＝１、２、４、８、16、32、64、128として、 １フレーム＝ｎ×サブフレーム で示される。
合、ｎ＝１、２、４、８、16、32、64、128として、 １フレーム＝ｎ×サブフレーム で示される。
第１図において、システムクロックCK1、CK2とリセット
信号Ｒは、モジュレーター50とカウンター30に連結され
ている。上記カウンター30は比較補正回路40に連結さ
れ、コントロール・レジスター20aを含むコントロール
回路20の出力Cm〜Coは比較補正回路40に連結されてい
る。PWMデータレジスター60が連結された比較補正回路4
0は、モジュレーター50に直接連結されると同時にORゲ
ート70を経ても連結されている。そして、モジュレータ
ー50はPWM信号を出力する。
信号Ｒは、モジュレーター50とカウンター30に連結され
ている。上記カウンター30は比較補正回路40に連結さ
れ、コントロール・レジスター20aを含むコントロール
回路20の出力Cm〜Coは比較補正回路40に連結されてい
る。PWMデータレジスター60が連結された比較補正回路4
0は、モジュレーター50に直接連結されると同時にORゲ
ート70を経ても連結されている。そして、モジュレータ
ー50はPWM信号を出力する。
第２図乃至第５図を参考にして上記のプログラマブル・
サブフレーム方式のPWM回路の連結構成を一層詳細に次
に説明する。
サブフレーム方式のPWM回路の連結構成を一層詳細に次
に説明する。
第２図はコントロール回路20の内部構成詳細図の一例で
ある。コントロール・レジスター20aの各ビットは、AND
ゲート29とORゲート28を介してNORゲート25〜27、イン
バーター24及びNANDゲート21〜23を経て比較補正回路40
にコントロール・シグナルC0〜C6を出力する。コントロ
ール・シグナルC7は常に「ハイ」信号を出力する構成で
ある。
ある。コントロール・レジスター20aの各ビットは、AND
ゲート29とORゲート28を介してNORゲート25〜27、イン
バーター24及びNANDゲート21〜23を経て比較補正回路40
にコントロール・シグナルC0〜C6を出力する。コントロ
ール・シグナルC7は常に「ハイ」信号を出力する構成で
ある。
第３図はカウンター回路30の内部構成詳細図の一例であ
る。比較補正回路40に連結されたカウンター入力端子CA
INiは、NORゲート38とANDゲート39の一方の入力端子に
各々入力され、他の入力端子にはNANDゲート31の出力端
子が各々連結されている。上記NORゲート38の出力端子
はインバーター35を経てカウンター出力端子CAOUTiに連
結され、同時にANDゲート39の出力及びリセット端子Ｒ
と共にNORゲート37の入力端子に連結されている。上記N
ORゲート37は、システムクロック信号CK1が“1"である
時、入力信号を論理NORして出力する。この出力端子は
インバーター33の入力に連結される。インバーター33の
出力端子はインバーター32と34の入力端子に各々連結さ
れる。
る。比較補正回路40に連結されたカウンター入力端子CA
INiは、NORゲート38とANDゲート39の一方の入力端子に
各々入力され、他の入力端子にはNANDゲート31の出力端
子が各々連結されている。上記NORゲート38の出力端子
はインバーター35を経てカウンター出力端子CAOUTiに連
結され、同時にANDゲート39の出力及びリセット端子Ｒ
と共にNORゲート37の入力端子に連結されている。上記N
ORゲート37は、システムクロック信号CK1が“1"である
時、入力信号を論理NORして出力する。この出力端子は
インバーター33の入力に連結される。インバーター33の
出力端子はインバーター32と34の入力端子に各々連結さ
れる。
上記インバーター34は、システムクロック信号CKが“1"
である時、インバーター33の出力信号を反転させて出力
する。この出力端はフィードバックされて、インバータ
ー33の入力端子に連結される。上記インバーター32は、
システムクロック信号CK2が“1"である時、インバータ
ー32の出力信号を反転させて出力する。この出力端子は
反転されたリセット信号RBとともにNANDゲート31の入力
端子に連結される。NANDゲート31の出力端子は、NORゲ
ート38とANDゲート39の他の入力端子に連結されると同
時にインバーター36を通じて端子CNTiに連結される。端
子CAINi、CAOUTi、CNTiはそれぞれ比較補正回路40に連
結され、第１図のカウンター30は上記と同じ構成のカウ
ンターがビット数だけ連結されている構成である。
である時、インバーター33の出力信号を反転させて出力
する。この出力端はフィードバックされて、インバータ
ー33の入力端子に連結される。上記インバーター32は、
システムクロック信号CK2が“1"である時、インバータ
ー32の出力信号を反転させて出力する。この出力端子は
反転されたリセット信号RBとともにNANDゲート31の入力
端子に連結される。NANDゲート31の出力端子は、NORゲ
ート38とANDゲート39の他の入力端子に連結されると同
時にインバーター36を通じて端子CNTiに連結される。端
子CAINi、CAOUTi、CNTiはそれぞれ比較補正回路40に連
結され、第１図のカウンター30は上記と同じ構成のカウ
ンターがビット数だけ連結されている構成である。
第４図は第１図の比較補正回路40の内部構成図である。
コントロール回路20の出力端子であるコントロール信号
Ci端子は、インバータ4I1に連結され、またインバータ4
I1の出力信号とともにインバーター4I2、4I4、4I3、4I5
のゲート信号として使用されるように連結される。
コントロール回路20の出力端子であるコントロール信号
Ci端子は、インバータ4I1に連結され、またインバータ4
I1の出力信号とともにインバーター4I2、4I4、4I3、4I5
のゲート信号として使用されるように連結される。
インバーター4I4は、コントロール信号Ci＝１によって
動作され、トランスミッションゲート4T1、4T2の出力信
号のうち１出力信号をカウンター30へ▲▼と
して出力する。カウンター30から印可されるオーバーフ
ロー信号▲▼を入力するインバーター4I2
もCi＝１によって動作し、出力信号UCAiを発生する。
動作され、トランスミッションゲート4T1、4T2の出力信
号のうち１出力信号をカウンター30へ▲▼と
して出力する。カウンター30から印可されるオーバーフ
ロー信号▲▼を入力するインバーター4I2
もCi＝１によって動作し、出力信号UCAiを発生する。
Ci＝０であると、上位ビットの出力信号LCAi＋１を入力
信号とするインバーター4I3はCi＝０により動作して、
上記カウンター30へ▲▼を出力する。カウン
ター30からのオーバーフロー▲▼を入力信
号とするインバーター4I5もCi＝０により動作して、ト
ランスミッションゲー4T3を通じて下位ビットの出力信
号UCAiを出力する。
信号とするインバーター4I3はCi＝０により動作して、
上記カウンター30へ▲▼を出力する。カウン
ター30からのオーバーフロー▲▼を入力信
号とするインバーター4I5もCi＝０により動作して、ト
ランスミッションゲー4T3を通じて下位ビットの出力信
号UCAiを出力する。
一方、インバータ4I5の出力と、下位ビットのコントロ
ール信号Ci−１を入力信号とするNORゲート4N1の出力
と、上記NORゲート4N1の出力を反転させるインバーター
4I6の出力とにより、トランスミッションゲート4T1と4T
2がゲーティングされる。システムクロックCLKまたは下
位ビットのオーバーフローUCAi−１がインバーター4I4
に入力されると同時に、トランスミッションゲート4T3
と4T4がゲーティングされる。そして、上記インバータ
ー4I5の出力または最下位ビットのオーバーフローUCAM
が下位ビットの出力信号LCAiとして発生する。
ール信号Ci−１を入力信号とするNORゲート4N1の出力
と、上記NORゲート4N1の出力を反転させるインバーター
4I6の出力とにより、トランスミッションゲート4T1と4T
2がゲーティングされる。システムクロックCLKまたは下
位ビットのオーバーフローUCAi−１がインバーター4I4
に入力されると同時に、トランスミッションゲート4T3
と4T4がゲーティングされる。そして、上記インバータ
ー4I5の出力または最下位ビットのオーバーフローUCAM
が下位ビットの出力信号LCAiとして発生する。
Ci＝１、かつ、Ci＝０である場合、NORゲート4N1の出力
は“1"、インバーター4I6の出力は“0"、ANDゲート4A2
の出力は“0"となる。ANDゲート4A1の出力は、CLKが１
であれば“1"、CLKが“0"であれば“0"となる。従っ
て、CLKが０である場合、NORゲート4N3の出力は“1"と
なり、NORゲート4N2の出力である一致信号“EQi"は“0"
となる。
は“1"、インバーター4I6の出力は“0"、ANDゲート4A2
の出力は“0"となる。ANDゲート4A1の出力は、CLKが１
であれば“1"、CLKが“0"であれば“0"となる。従っ
て、CLKが０である場合、NORゲート4N3の出力は“1"と
なり、NORゲート4N2の出力である一致信号“EQi"は“0"
となる。
CLKが“1"である場合、NORゲート4N3の出力は“0"とな
る。この時PWMデータビットPWDRiとカウンターの該当ビ
ットの値CNTiが“00"または“11"と同じであれば、NAND
ゲート4NAの出力とORゲート4R1の出力の中の一つが“0"
となるANDゲート4A3の出力は“0"となり、NORゲート4N2
の出力信号である一致信号EQiは“1"としてセットされ
る。。
る。この時PWMデータビットPWDRiとカウンターの該当ビ
ットの値CNTiが“00"または“11"と同じであれば、NAND
ゲート4NAの出力とORゲート4R1の出力の中の一つが“0"
となるANDゲート4A3の出力は“0"となり、NORゲート4N2
の出力信号である一致信号EQiは“1"としてセットされ
る。。
そして、NORゲート4N4の出力である補正信号CMPiは、Ci
＝１なので“0"となり、NORゲート4N6の出力CMEiは、NO
Rゲート4N1の出力が“1"なので“0"となる。
＝１なので“0"となり、NORゲート4N6の出力CMEiは、NO
Rゲート4N1の出力が“1"なので“0"となる。
なお、Ci＝１、かつ、Ci−１＝１である場合、NORゲー
ト4N1の出力は“0"、インバーター4I6の出力は“1"、AN
Dゲート4A1の出力は“0"となる。ANDゲート4A2の出力
は、下位ビット一致信号EQiによってEQi−１＝１であれ
ば“1"、EQi−１＝０であれば“0"となる。
ト4N1の出力は“0"、インバーター4I6の出力は“1"、AN
Dゲート4A1の出力は“0"となる。ANDゲート4A2の出力
は、下位ビット一致信号EQiによってEQi−１＝１であれ
ば“1"、EQi−１＝０であれば“0"となる。
EQi−１＝０である場合、NORゲート4N3の出力は“1"、N
ORゲート4N2の出力信号である一致信号EQiは“0"とな
る。EQi−１＝１である場合、NORゲート4N3の出力は
“0"となる。この時PWMデータビットPWDRiとカウンター
の該当ビットCNTiが“00"または“11"と同じであれば、
ORゲート4R1の出力またはNANDゲート4NAの出力の一つが
“0"になるので、ANDゲート4A3の出力は“0"となり、NO
Rゲート4N2の出力信号である一致信号EQiが１としてセ
ットされる。
ORゲート4N2の出力信号である一致信号EQiは“0"とな
る。EQi−１＝１である場合、NORゲート4N3の出力は
“0"となる。この時PWMデータビットPWDRiとカウンター
の該当ビットCNTiが“00"または“11"と同じであれば、
ORゲート4R1の出力またはNANDゲート4NAの出力の一つが
“0"になるので、ANDゲート4A3の出力は“0"となり、NO
Rゲート4N2の出力信号である一致信号EQiが１としてセ
ットされる。
すなわち、サブフレームのデータビット部分（Ci＝１の
部分）の該当PWMデータレジスターのPWMデータビットPW
DRiとカウンターの値が同じである時、EQmがセットされ
る。そして、Ci＝０（補正サブフレームを決定するビッ
ト）である場合、NORゲート4N1の出力は“0"となり、AN
Dゲート4A1の出力も“0"、ANDゲート4A2の出力も“0"で
あるので、NORゲート4N3の出力は“1"となり、NORゲー
ト4N2の出力EQiは“0"となる。
部分）の該当PWMデータレジスターのPWMデータビットPW
DRiとカウンターの値が同じである時、EQmがセットされ
る。そして、Ci＝０（補正サブフレームを決定するビッ
ト）である場合、NORゲート4N1の出力は“0"となり、AN
Dゲート4A1の出力も“0"、ANDゲート4A2の出力も“0"で
あるので、NORゲート4N3の出力は“1"となり、NORゲー
ト4N2の出力EQiは“0"となる。
PWMデータビットPWDRiが“1"であり、カウンターの該当
ビットCNTiが“1"である時、NANDゲート4NAの出力が
“0"となる。上記ビットのCMEi＋１信号が“0"である
時、NORゲート4N4の出力である補正信号CMPiがセットさ
れる。
ビットCNTiが“1"である時、NANDゲート4NAの出力が
“0"となる。上記ビットのCMEi＋１信号が“0"である
時、NORゲート4N4の出力である補正信号CMPiがセットさ
れる。
なお、上位ビットのCMEi＋１が“0"であり、カウンター
の該当ビットCNTiが“0"である時、NORゲート4N5の出力
が“1"となるので、NORゲート4N6の出力CMEiが“0"とな
って、下位補正ビットの補正信号を出力することができ
る。
の該当ビットCNTiが“0"である時、NORゲート4N5の出力
が“1"となるので、NORゲート4N6の出力CMEiが“0"とな
って、下位補正ビットの補正信号を出力することができ
る。
すなわち、補正ビット（コントロール信号“0"であるビ
ット）の中の上位ビット（カウント連結上では下位ビッ
トに該当）に該当カウンター値がすべて“0"である時、
補正信号CMPiを出力することができる。
ット）の中の上位ビット（カウント連結上では下位ビッ
トに該当）に該当カウンター値がすべて“0"である時、
補正信号CMPiを出力することができる。
各ビットの補正信号（CMP0・・・・・CMPm）を図１のOR
ゲート70でORingして全体補正信号CMPを発生させる。
ゲート70でORingして全体補正信号CMPを発生させる。
第５図は、モジュレーター50の内部構成詳細図の一例で
ある。比較補正回路40から出力される補正信号CMPo〜CM
Pmをオアリング（Oring）した信号入力端子CMPは、イン
バーター5I1を経てNANDゲート5NA1の一入力端子に連結
されると同時にNANDゲート5NA2の１入力端子に連結さ
れ、上記NANDゲート5NA1、5NA2の他の入力端子には端子
EQmが連結されている。インバーター5I5の入力にUCAmが
連結される。インバーター5II0の出力が“1"である時、
上記NANDゲート5NA2は、入力信号CMPとEQmを論理NANDし
て出力し、インバーター5I5も動作して入力信号UCAmを
発生させ、出力する。上記NANDゲート5NA2の出力信号は
NORゲート5N1へ入力され、上記インバーター5I5の出力
信号はNANDゲート5NA3の１入力信号として印可される。
更にリセット端子ＲはNORゲート5N1の他の入力端子に連
結されると同時に、インバーター5I2を経てNANDゲート5
NA3の他の入力端子と反転リセット端子RBに連結されて
いる。
ある。比較補正回路40から出力される補正信号CMPo〜CM
Pmをオアリング（Oring）した信号入力端子CMPは、イン
バーター5I1を経てNANDゲート5NA1の一入力端子に連結
されると同時にNANDゲート5NA2の１入力端子に連結さ
れ、上記NANDゲート5NA1、5NA2の他の入力端子には端子
EQmが連結されている。インバーター5I5の入力にUCAmが
連結される。インバーター5II0の出力が“1"である時、
上記NANDゲート5NA2は、入力信号CMPとEQmを論理NANDし
て出力し、インバーター5I5も動作して入力信号UCAmを
発生させ、出力する。上記NANDゲート5NA2の出力信号は
NORゲート5N1へ入力され、上記インバーター5I5の出力
信号はNANDゲート5NA3の１入力信号として印可される。
更にリセット端子ＲはNORゲート5N1の他の入力端子に連
結されると同時に、インバーター5I2を経てNANDゲート5
NA3の他の入力端子と反転リセット端子RBに連結されて
いる。
入力クロック端子CLKはNANDゲート5NA55、5NA6の１入力
端子に連結され、他の入力端子にシステムクロック端子
CK2とCK1がそれぞれ印加され、NANDゲート5NA6の出力は
インバーター5II0をへて反転され、NANDゲート5NA2とイ
ンバーター5I5のゲーティング信号として使用される。N
ANDゲート5NA5の出力はインバーター5I9を通じて反転さ
れ、インバーター5I7、5I4とNANDゲート5NA1のゲーティ
ング信号として使用される。
端子に連結され、他の入力端子にシステムクロック端子
CK2とCK1がそれぞれ印加され、NANDゲート5NA6の出力は
インバーター5II0をへて反転され、NANDゲート5NA2とイ
ンバーター5I5のゲーティング信号として使用される。N
ANDゲート5NA5の出力はインバーター5I9を通じて反転さ
れ、インバーター5I7、5I4とNANDゲート5NA1のゲーティ
ング信号として使用される。
システムクロックCK2はインバーター5I12、5I6、5I3の
ゲーティング信号として使用される。NANDゲート5NA3の
出力端子は、インバーター5I6を経てNANDゲート5NA3の
１入力端子に連結されると同時にインバーター5I7、5I8
を経てORゲート5R1とANDゲート5A2の１入力端子に連結
される。
ゲーティング信号として使用される。NANDゲート5NA3の
出力端子は、インバーター5I6を経てNANDゲート5NA3の
１入力端子に連結されると同時にインバーター5I7、5I8
を経てORゲート5R1とANDゲート5A2の１入力端子に連結
される。
NORゲート5N1の出力端子は、インバーター5I3を経てNOR
ゲート5N1の１入力端子に連結されると同時にインバー
ター5I4を経てORゲート5R1の他の入力端子に連結されて
いる。NANDゲート5NA1の出力がORゲート5R1の出力と共
にNANDゲート5AN4の入力端子に連結されると同時に、AN
Dゲート5A2の１入力端子に連結される。NANDゲート5AN4
の出力端子はシステムクロック端子CK1と共にANDゲート
5A1の二つの入力端子に連結されるている。システム・
クロック端子CK1とインバーター518の出力端子及びNAND
ゲート5NA1の出力端子を入力端子とするANDゲート5A2の
出力端子は、NORゲート5N2の出力端子と共にNORゲート5
N3の二つの入力端子に連結されている。ANDゲート5A1の
出力端子とNORゲート5N3の出力端子を二つの入力端子と
するNORゲート5N2の出力端子は、インバーター5I11をへ
てインバーター5I12に入力される。インバーター5I12
は、システムクロックCK2が“1"である時に動作して、
出力信号PWMを発生する。
ゲート5N1の１入力端子に連結されると同時にインバー
ター5I4を経てORゲート5R1の他の入力端子に連結されて
いる。NANDゲート5NA1の出力がORゲート5R1の出力と共
にNANDゲート5AN4の入力端子に連結されると同時に、AN
Dゲート5A2の１入力端子に連結される。NANDゲート5AN4
の出力端子はシステムクロック端子CK1と共にANDゲート
5A1の二つの入力端子に連結されるている。システム・
クロック端子CK1とインバーター518の出力端子及びNAND
ゲート5NA1の出力端子を入力端子とするANDゲート5A2の
出力端子は、NORゲート5N2の出力端子と共にNORゲート5
N3の二つの入力端子に連結されている。ANDゲート5A1の
出力端子とNORゲート5N3の出力端子を二つの入力端子と
するNORゲート5N2の出力端子は、インバーター5I11をへ
てインバーター5I12に入力される。インバーター5I12
は、システムクロックCK2が“1"である時に動作して、
出力信号PWMを発生する。
このようにビット数程のカウンター30及び比較補正回路
40とコントロール回路20、PWMデータ・レジスター60、
モジュレーター50で構成される本発明によるプログラマ
ブル・サブフレーム方式のPWM回路の動作状態及び作
用、効果を添付した図面により詳細に説明する。
40とコントロール回路20、PWMデータ・レジスター60、
モジュレーター50で構成される本発明によるプログラマ
ブル・サブフレーム方式のPWM回路の動作状態及び作
用、効果を添付した図面により詳細に説明する。
第１図で一例として８ビットのプログラマブル・サブフ
レーム方式のPWM回路を参考に説明する。第２図に図示
されたようなコントロール回路20は、コントロール・レ
ジスター20aのビット・データによりサブフレーム数を
決定し、下記図表＜１＞のようにサブフレーム数に従い
コントロールシグナルを発生する。
レーム方式のPWM回路を参考に説明する。第２図に図示
されたようなコントロール回路20は、コントロール・レ
ジスター20aのビット・データによりサブフレーム数を
決定し、下記図表＜１＞のようにサブフレーム数に従い
コントロールシグナルを発生する。
第３図に図示されたようなカウンター回路30は比較補正
回路40からクロックを受けてカウント・アップし、オー
バーフローを比較補正回路40に再び返す。
回路40からクロックを受けてカウント・アップし、オー
バーフローを比較補正回路40に再び返す。
第４図に図示されたように比較補正回路40はコントロー
ル回路20からコントロール・シグナルC7〜C0を受け、カ
ウンター30の連結順序を決定する。
ル回路20からコントロール・シグナルC7〜C0を受け、カ
ウンター30の連結順序を決定する。
例えばサブフレーム数が一つであるときは一般的なカウ
ンターと同じく連結され、クロックCLKが入力されるとC
NB0→CNB1…→CNB7に連結して出力UCAmをモジュレータ
ー50に送る。サブフレーム数が８であるときは、即ちコ
ントロールシグナルC7〜C0が「11111000」であるとき、
クロックCLKが入力されるとCNB3→CNB4…→CNB7に連結
してカウンターの最上位ビットのオーバーフロー出力UC
Amが得られ、更にオーバーフロー出力UCAmをカウンター
CNB2に印加してCNB2→CNB1→CNB0に連結してカウントす
る。そしてコントロール・シグナルC7〜C0のうちの
「１」であるビットはサブフレームのPWMデータに使用
し、コントロールシグナルC7〜C0のうちの「０」である
ビットは補正サブフレームの決定ビットに使用する。
ンターと同じく連結され、クロックCLKが入力されるとC
NB0→CNB1…→CNB7に連結して出力UCAmをモジュレータ
ー50に送る。サブフレーム数が８であるときは、即ちコ
ントロールシグナルC7〜C0が「11111000」であるとき、
クロックCLKが入力されるとCNB3→CNB4…→CNB7に連結
してカウンターの最上位ビットのオーバーフロー出力UC
Amが得られ、更にオーバーフロー出力UCAmをカウンター
CNB2に印加してCNB2→CNB1→CNB0に連結してカウントす
る。そしてコントロール・シグナルC7〜C0のうちの
「１」であるビットはサブフレームのPWMデータに使用
し、コントロールシグナルC7〜C0のうちの「０」である
ビットは補正サブフレームの決定ビットに使用する。
図４において、コントロール信号Ci＝１であれば、各ビ
ットは、クロックCLKと下位ビットのオーバーフローUCA
i−１を受けてカウンター30へ▲▼を出力
し、カウンター30からオーバーフロー▲▼
を受けて出力信号UCAiを発生する。しかし、Ci＝０であ
れば、最上位ビットのオーバーフローUCAmが入力され、
▲▼としてカウンター30に出力され、カウン
ター30のオーバーフロー▲▼が入力されて
出力信号LCAiを発生する。
ットは、クロックCLKと下位ビットのオーバーフローUCA
i−１を受けてカウンター30へ▲▼を出力
し、カウンター30からオーバーフロー▲▼
を受けて出力信号UCAiを発生する。しかし、Ci＝０であ
れば、最上位ビットのオーバーフローUCAmが入力され、
▲▼としてカウンター30に出力され、カウン
ター30のオーバーフロー▲▼が入力されて
出力信号LCAiを発生する。
PWMデータビットPWDRiがカウンターの該当CNTiと同じで
あれば、サブフレームのデータビット（Ci＝１）は一致
信号EQmをセットする。すなわち、サブフレームのデー
タビット（Ci＝１）に対応するカウンターの各ビット値
がPWMデータのビット値と同一であれば、EQmはセットさ
れる。PWMデータビットPWDRiが“1"であり、カウンター
30のビット数CNTiが“1"であり、補正ビットの中のカウ
ンターの最上位ビット数CMEi＋１が“0"である時、補正
フレームの決定ビット（Ci＝１）は補正信号CMPiをセッ
トする。
あれば、サブフレームのデータビット（Ci＝１）は一致
信号EQmをセットする。すなわち、サブフレームのデー
タビット（Ci＝１）に対応するカウンターの各ビット値
がPWMデータのビット値と同一であれば、EQmはセットさ
れる。PWMデータビットPWDRiが“1"であり、カウンター
30のビット数CNTiが“1"であり、補正ビットの中のカウ
ンターの最上位ビット数CMEi＋１が“0"である時、補正
フレームの決定ビット（Ci＝１）は補正信号CMPiをセッ
トする。
カウンターの補正ビット値が“0"であれば、CMTiが“0"
であり、下位補正ビットの補正信号を発生する。だか
ら、補正ビットのうちカウンターの最上位ビット値（カ
ウンターの連結状態では最下位ビットに該当する）がす
べて“0"である時、CMPiが発生する。ORゲート70で各CM
Pi値をORingして補正信号CMPを出力する。
であり、下位補正ビットの補正信号を発生する。だか
ら、補正ビットのうちカウンターの最上位ビット値（カ
ウンターの連結状態では最下位ビットに該当する）がす
べて“0"である時、CMPiが発生する。ORゲート70で各CM
Pi値をORingして補正信号CMPを出力する。
第５図のモジュレーター50は、比較補正回路40の最上の
ビットのオーバーフローUCAmを受け出力をセットし（In
itial Value）、一致信号EQmを受けて出力をリセット
（Reset）する。
ビットのオーバーフローUCAmを受け出力をセットし（In
itial Value）、一致信号EQmを受けて出力をリセット
（Reset）する。
このとき補正信号CMPは「CMP＝１」であれば、PWMデー
タ値に１サイクル（1cycle;入力クロック）程補正して
出力をリセットする。
タ値に１サイクル（1cycle;入力クロック）程補正して
出力をリセットする。
第６図はPWMデータレジスター60値が85(16)（85(16)＝1
0000101(2)）であるときサブフレーム数が「４」である
場合とサブフレーム数が「８」である場合の出力例であ
る。
0000101(2)）であるときサブフレーム数が「４」である
場合とサブフレーム数が「８」である場合の出力例であ
る。
第６図は、８ビットPWMにおいて、PWMデータレジスター
60の内容の一例に対して、プログラムによりサブフレー
ムの数を選択した時の出力波形を示したものである。
60の内容の一例に対して、プログラムによりサブフレー
ムの数を選択した時の出力波形を示したものである。
１フレーム（＝256×TCLK）に対して、サブフレームの
数を４、８とした場合の波形を示したものである。各場
合において、波形の全ての「ハイ」区間の幅の合計が13
3×TCLKとなる。
数を４、８とした場合の波形を示したものである。各場
合において、波形の全ての「ハイ」区間の幅の合計が13
3×TCLKとなる。
第７図はシステムクロックCK1、CK2と入力クロックCLK
に対する一例を示している。入力クロックCLKはシステ
ムクロックのＮ分周した信号であり、「ハイ」レベルの
長さが１システム・クロックである場合に対するタイミ
ング図である。
に対する一例を示している。入力クロックCLKはシステ
ムクロックのＮ分周した信号であり、「ハイ」レベルの
長さが１システム・クロックである場合に対するタイミ
ング図である。
第９図は、従来の６ビットPWMの動作を説明するための
図面である。
図面である。
第９図において、左欄のビットは６ビットPWMの構成中
の位置を示すものであり、最下位ビットがビット０であ
り、最上位ビットがビット１である。第３ビット以後の
波形は、以前のビットにおいてのように数に対応する部
分にパルス波形が発生する。
の位置を示すものであり、最下位ビットがビット０であ
り、最上位ビットがビット１である。第３ビット以後の
波形は、以前のビットにおいてのように数に対応する部
分にパルス波形が発生する。
６ビットPWMの変調時、１フレームを26＝64区間（0,1,
・・・,63）で割る。各ビットが「１」と設定された場
合、第９図のように、互いに重ならない区間でパルスを
発生させ、64区間内でパルスを加えて出力する。
・・・,63）で割る。各ビットが「１」と設定された場
合、第９図のように、互いに重ならない区間でパルスを
発生させ、64区間内でパルスを加えて出力する。
６ビットが全て「１」で最大である場合には、区間０を
除いた全ての区間、即ち、区間１から区間63までがハイ
になる。
除いた全ての区間、即ち、区間１から区間63までがハイ
になる。
従来では、固定されたサブフレーム方式のPWM動作中に
固定された数（64）のサブフレームで割り、補正される
サブフレームを第９図のように選択して、パルスが発生
した位置で基準された波形を補正する。
固定された数（64）のサブフレームで割り、補正される
サブフレームを第９図のように選択して、パルスが発生
した位置で基準された波形を補正する。
従って本発明によるプログラマブル・サブフレーム方式
のPWM回路は、PWMにおいてサブフレームがプログラマブ
ルであるので固定されたハードウェアによって色々な形
態にモジュレーションすることが可能である。またMUL
（Micro Computre Unit）等に内蔵される場合応用によ
り多様な変化に対する代替が容易であるので、同時に使
用される場合でなければ、多数のPWMのような使用が可
能になる効果を有するようになる。
のPWM回路は、PWMにおいてサブフレームがプログラマブ
ルであるので固定されたハードウェアによって色々な形
態にモジュレーションすることが可能である。またMUL
（Micro Computre Unit）等に内蔵される場合応用によ
り多様な変化に対する代替が容易であるので、同時に使
用される場合でなければ、多数のPWMのような使用が可
能になる効果を有するようになる。
第１図は本発明によるプログラマブルサブフレーム方式
のPWM回路図、 第２図と第１図でのコントロール回路詳細回路図、 第３図は第１図でのカウンター回路詳細図、 第４図は第１図での比較補正回路、 第５図は第１図でのモジュレーター回路詳細図、 第６図は第１図での８ビット・プログラマブル・サブフ
レーム方式出力一例図、 第７図は第１図でのシステム・クロックと入力クロック
の関係図、 第８図は従来のPWM方式の一例を示す流れ図、 第９図は従来の６ビットPWMにおいて各ビットに該当す
る波形図である。 20……コントロール回路、 20a……コントロール・レジスター、 30……カウンター、40……比較補正回路、 50……モジュレーター、 60……PWMデータ・レジスター、 28、70、4R1、5R1……ORゲート、 21〜23、31、4NA、5NA1〜5NA6……NANDゲート 24、32〜36、4I1〜4I6、5I1〜5I12……インバーター、 25〜27、37、38、4N1〜4N6、5N1〜5N3……NORゲート、 29、39、4A1〜4A3、5A1、5A2……ANDゲート、 4T1〜4T4……トランスミッションゲート。
のPWM回路図、 第２図と第１図でのコントロール回路詳細回路図、 第３図は第１図でのカウンター回路詳細図、 第４図は第１図での比較補正回路、 第５図は第１図でのモジュレーター回路詳細図、 第６図は第１図での８ビット・プログラマブル・サブフ
レーム方式出力一例図、 第７図は第１図でのシステム・クロックと入力クロック
の関係図、 第８図は従来のPWM方式の一例を示す流れ図、 第９図は従来の６ビットPWMにおいて各ビットに該当す
る波形図である。 20……コントロール回路、 20a……コントロール・レジスター、 30……カウンター、40……比較補正回路、 50……モジュレーター、 60……PWMデータ・レジスター、 28、70、4R1、5R1……ORゲート、 21〜23、31、4NA、5NA1〜5NA6……NANDゲート 24、32〜36、4I1〜4I6、5I1〜5I12……インバーター、 25〜27、37、38、4N1〜4N6、5N1〜5N3……NORゲート、 29、39、4A1〜4A3、5A1、5A2……ANDゲート、 4T1〜4T4……トランスミッションゲート。
Claims (1)
- 【請求項１】サブフレーム数によりコントロール・シグ
ナルを発生するコントロール回路と、 PWMデータを貯蔵しているPWMデータレジスターと、 上記コントロール回路よりコントロール信号を受けカウ
ンターの連結順序を決定した後カウンター値とPWMデー
タレジスターの値を比較してコントロール信号によりオ
ーバーフローを発生すると同時に補正信号を発生する比
較補正回路と、 上記比較補正回路により連結順序を決定してカウント・
アップしオーバーフローを比較補正回路に更に戻らすカ
ウンターと、 比較補正回路から発生する補正信号をオアリングするCM
P ORゲートと、 比較補正回路の最上位ビットのオーバーフローを受け出
力をセットさせ、一致信号を受け出力をリセットさせ、
ORゲートより補正信号を受け補正して出力するモジュレ
ータを含めて構成されたことを特徴とするプログラマブ
ル・サブフレーム方式のPWM回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR12487 | 1989-08-31 | ||
| KR1019890012487A KR930003255B1 (ko) | 1989-08-31 | 1989-08-31 | 프로그래머블 서브프레임 방식의 pwm 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237815A JPH03237815A (ja) | 1991-10-23 |
| JPH0758893B2 true JPH0758893B2 (ja) | 1995-06-21 |
Family
ID=19289452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226406A Expired - Fee Related JPH0758893B2 (ja) | 1989-08-31 | 1990-08-28 | プログラマブルサブフレーム方式のｐｗｍ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5070312A (ja) |
| JP (1) | JPH0758893B2 (ja) |
| KR (1) | KR930003255B1 (ja) |
| DE (1) | DE4027699A1 (ja) |
| GB (1) | GB2236924B (ja) |
| NL (1) | NL192806C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3221510B2 (ja) * | 1992-04-22 | 2001-10-22 | 富士電機株式会社 | Ｐｗｍ信号発生回路 |
| US5428639A (en) * | 1994-02-25 | 1995-06-27 | Motorola, Inc. | Two's complement pulse width modulator and method for pulse width modulating a two's complement number |
| US5485487A (en) * | 1994-02-25 | 1996-01-16 | Motorola, Inc. | Reconfigurable counter and pulse width modulator (PWM) using same |
| KR0147197B1 (ko) * | 1995-05-22 | 1998-12-01 | 문정환 | 다수채널의 펄스폭 변조회로 |
| KR19990069269A (ko) * | 1998-02-06 | 1999-09-06 | 서평원 | 펄스폭 변조 장치 |
| US20020136290A1 (en) * | 2001-03-22 | 2002-09-26 | Philips Semiconductor, Inc. | Pulse-width modulation with feedback to toggle module |
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
| DE102008030527A1 (de) * | 2008-06-27 | 2009-12-31 | Etel S.A. | Verfahren und Vorrichtung zum Erzeugen von PWM-Signalen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3456099A (en) * | 1963-12-13 | 1969-07-15 | Gen Electric | Pulse width multiplier or divider |
| US4042973A (en) * | 1976-04-05 | 1977-08-16 | Pako Corporation | Closed loop feedback digital system for exponentially varying signal frequency |
| JPS5955623A (ja) * | 1982-09-24 | 1984-03-30 | Sharp Corp | デイジタル／アナログ変換方式 |
| SE445868B (sv) * | 1984-12-12 | 1986-07-21 | Ellemtel Utvecklings Ab | Anordning for neddelning av en klockfrekvens |
-
1989
- 1989-08-31 KR KR1019890012487A patent/KR930003255B1/ko not_active IP Right Cessation
-
1990
- 1990-08-24 NL NL9001870A patent/NL192806C/nl not_active IP Right Cessation
- 1990-08-28 JP JP2226406A patent/JPH0758893B2/ja not_active Expired - Fee Related
- 1990-08-29 GB GB9018859A patent/GB2236924B/en not_active Expired - Fee Related
- 1990-08-29 US US07/574,646 patent/US5070312A/en not_active Expired - Lifetime
- 1990-08-31 DE DE4027699A patent/DE4027699A1/de active Granted
Also Published As
| Publication number | Publication date |
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| JPH03237815A (ja) | 1991-10-23 |
| DE4027699A1 (de) | 1991-03-14 |
| DE4027699C2 (ja) | 1993-02-18 |
| KR930003255B1 (ko) | 1993-04-24 |
| NL9001870A (nl) | 1991-03-18 |
| US5070312A (en) | 1991-12-03 |
| NL192806C (nl) | 1998-02-03 |
| NL192806B (nl) | 1997-10-01 |
| KR910005570A (ko) | 1991-03-30 |
| GB2236924A (en) | 1991-04-17 |
| GB2236924B (en) | 1993-11-03 |
| GB9018859D0 (en) | 1990-10-10 |
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