JPH06204819A

JPH06204819A - パルス幅変調回路

Info

Publication number: JPH06204819A
Application number: JP138993A
Authority: JP
Inventors: Motoharu Yakura; 基晴矢倉
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-01-07
Filing date: 1993-01-07
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】パルス幅変調回路の回路規模を縮小できるとと
もに、その出力信号のデューティ比及び周期を変更でき
ることを目的とする。【構成】データレジスタ１は出力信号ＯＵＴの第１のレ
ベルのパルス幅の第１幅データを格納する。反転回路２
はレジスタ１の第１幅データを反転し、出力信号ＯＵＴ
の第２のレベルのパルス幅の第２幅データとして出力す
る。周期制御回路３はデータレジスタ１の第１幅データ
及び反転回路２の第２幅データを入力し、第１又は第２
幅データのビット長をそのまま又は変更して第３及び第
４幅データを出力する。パルス信号生成回路４は第３及
び第４幅データに基づくパルス幅の出力信号ＯＵＴを生
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータや
デジタルシグナルプロセッサ（ＤＳＰ）等で使用するパ
ルス幅変調回路に関する。

【０００２】近年、マイクロコンピュータやＤＳＰ等で
は、パルス幅変調回路のデジタル出力信号を平滑回路で
平滑することによりアナログ信号を得ることが多い。パ
ルス幅変調回路はデジタル−アナログ（ＤＡ）コンバー
タと比較して回路規模がはるかに小さく、ＤＡコンバー
タほどの高精度なアナログ信号が要求されない場合に
は、パルス幅変調回路を用いることによりチップ構成を
小さくできることによる。

【０００３】そして、種々の用途に使用できる汎用品の
マイクロコンピュータやＤＳＰでは、パルス幅変調回路
の出力制御にも様々の工夫が必要となる。例えば、デュ
ーティ比を変更できるのみならず、周期も変更できるこ
とが必要となる。

【０００４】

【従来の技術】図８に従来のパルス幅変調回路１０を示
す。データレジスタ１１はこのパルス幅変調回路１０の
出力信号ＯＵＴのＬレベルのパルス幅を設定するための
Ｌ幅データを格納するものであり、データレジスタ１２
はこのパルス幅変調回路１０の出力信号ＯＵＴのＨレベ
ルのパルス幅を設定するためのＨ幅データを格納するも
のである。データレジスタ１１，１２はそれぞれｎ（ｎ
は自然数）個のフリップフロップで構成されている。

【０００５】そして、両データレジスタ１１，１２には
ＣＰＵ１３からＬ幅データ及びＨ幅データが入力されて
格納される。前記データレジスタ１１，１２の格納デー
タはセレクタ１４に出力される。そのセレクタ１４は前
記データレジスタ１１，１２から出力される格納データ
のいずれかを選択して出力するものであり、その出力信
号はダウンカウンタ１５に出力される。

【０００６】ダウンカウンタ１５は前記データレジスタ
１１，１２のいずれかからセレクタ１４を介して入力さ
れる格納データに基づいて、外部から入力されるクロッ
ク信号ＣＫのパルス数をカウントする。そして、ダウン
カウンタ１５は前記格納データに該当するパルス数をカ
ウントアップすると、出力制御回路１６にカウンタボロ
ー信号ＳＧ１を出力する。

【０００７】前記出力制御回路１６はカウンタボロー信
号ＳＧ１の入力に基づいて出力信号ＯＵＴをＨレベルか
らＬレベルに、もしくはＬレベルからＨレベルに切り換
えるとともに、前記セレクタ１４に切り換え信号ＳＧ２
を出力する。

【０００８】そして、前記セレクタ１４は出力制御回路
１６から切り換え信号ＳＧ２が入力されると、データレ
ジスタ１１に代えてデータレジスタ１２の格納データ、
もしくはデータレジスタ１２に代えてデータレジスタ１
１の格納データをダウンカウンタ１５に出力するように
なっている。

【０００９】このように構成されたパルス幅変調回路で
は、例えばセレクタ１４によりデータレジスタ１１に格
納されているＬ幅データがダウンカウンタ１５に出力さ
れている状態では、出力制御回路１６からＬレベルの出
力信号ＯＵＴが出力されている。

【００１０】そして、ダウンカウンタ１５はクロック信
号ＣＫをデータレジスタ１１の格納データに該当するパ
ルス数だけカウントアップすると、カウンタボロー信号
ＳＧ１を出力制御回路１６に出力する。

【００１１】すると、出力制御回路１６は出力信号ＯＵ
ＴをＬレベルからＨレベルに切り換えるとともに、前記
セレクタ１４に切り換え信号ＳＧ２を出力する。前記セ
レクタ１４に切り換え信号ＳＧ２が入力されると、セレ
クタ１４はデータレジスタ１２に格納されているＨ幅デ
ータをダウンカウンタ１５に出力する。そして、ダウン
カウンタ１５はクロック信号ＣＫを前記Ｈ幅データに該
当するパルス数だけカウントアップすると、カウンタボ
ロー信号ＳＧ１を出力制御回路１６に出力する。

【００１２】すると、出力制御回路１６は出力信号ＯＵ
ＴをＨレベルからＬレベルに切り換えるとともに、前記
セレクタ１４に切り換え信号ＳＧ２を出力して、前記と
同様な動作を繰り返す。

【００１３】従って、ＣＰＵ１３によりデータレジスタ
１１，１２に設定されたＬ幅データ及びＨ幅データに基
づいて出力信号ＯＵＴのデューティ比が調整され、その
出力信号ＯＵＴのデューティ比を調整することにより同
出力信号ＯＵＴを平滑して得られるアナログ信号の出力
レベルが調整されるようになっている。

【００１４】上記のようなパルス幅変調回路１０では、
出力信号ＯＵＴを平滑して得られるアナログ信号の出力
レベルを調整するために、例えばデータレジスタ１１に
格納されているＬ幅データだけを変更すると、同出力信
号ＯＵＴのデューティ比だけでなく、周期も変更するこ
とができる。

【００１５】ところが、上記のパルス幅変調回路１０で
はＬ幅データ用及びＨ幅データ用の２つのデータレジス
タ１１，１２を用いなければならない。データレジスタ
１１，１２を構成するフリップフロップは通常４つのト
ランジスタを必要とするため、回路規模が大きくなって
しまうという問題がある。

【００１６】上記の問題点を解決するため、図９に示す
ように、データレジスタをＬ幅データ用のデータレジス
タ１１のみとしたパルス幅変調回路１７が提案されてい
る。このパルス幅変調回路１７にはｎ個のインバータよ
りなる反転回路１８が設けられ、反転回路１８はデータ
レジスタ１１のＬ幅データを反転したＨ幅データをセレ
クタ１４に出力するようになっている。

【００１７】この反転回路１８は前記データレジスタ１
２の約半分の素子で構成できるため、パルス幅変調回路
１７の回路規模を小さくすることができる。

【００１８】

【発明が解決しようとする課題】このパルス幅変調回路
１７は反転回路１８によりデータレジスタ１１のＬ幅デ
ータを反転してＨ幅データを生成する構成であるため、
図１０に示すように、出力信号ＯＵＴのＬ幅を変更する
ことにより、Ｈ幅を変更できる。即ち、出力信号ＯＵＴ
のデューティ比を変更することはできる。

【００１９】ところが、出力信号ＯＵＴの周期は常に一
定値ｔ０（＝クロック信号ＣＫの２ ⁿ個分の時間）とな
り、周期を変更することができないという問題がある。
本発明は上記問題点を解決するためになされたものであ
って、パルス幅変調回路の回路規模を縮小できるととも
に、その出力信号のデューティ比及び周期を変更できる
ことを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明の原理説明
図である。データレジスタ１は出力信号ＯＵＴの第１の
レベルのパルス幅の第１幅データを格納する。反転回路
２はデータレジスタ１の第１幅データを反転し、出力信
号ＯＵＴの第２のレベルのパルス幅の第２幅データとし
て出力する。

【００２１】周期制御回路３はデータレジスタ１に格納
された第１幅データ及び反転回路２の第２幅データを入
力し、第１又は第２幅データのビット長をそのまま又は
変更してそれぞれ第３及び第４幅データを出力する。

【００２２】パルス信号生成回路４は周期制御回路３か
ら出力される第３及び第４幅データに基づくパルス幅の
出力信号ＯＵＴを生成する。

【００２３】

【作用】本発明ではデータレジスタ１の第１幅データを
反転して第２幅データとする反転回路２を設けているの
で、回路規模が小さくなる。また、周期制御回路３によ
り第１又は第２幅データのビット長がそのまま又は変更
されて第３及び第４幅データが出力される。そして、パ
ルス信号生成回路４により周期制御回路３の第３及び第
４幅データに基づくパルス幅の出力信号ＯＵＴが生成さ
れるので、出力信号ＯＵＴのデューティ比が変更される
とともに、出力信号ＯＵＴの周期も変更される。

【００２４】

【実施例】以下、本発明を具体化した一実施例を図２〜
図７に従って説明する。尚、説明の便宜上、図９と同様
の構成については同一の符号を付してその説明を一部省
略する。

【００２５】図２は本実施例のパルス幅変調回路２０を
示している。パルス幅変調回路２０はデータレジスタ１
１、反転回路１８、周期制御回路としてのセレクタ２
１，周期設定回路２２、及びパルス信号生成回路として
のダウンカウンタ１５，データフリップフロップ（以
下、フリップフロップをＦＦという）１６を備えて構成
されている。

【００２６】データレジスタ１１はこのパルス幅変調回
路２０の出力信号ＯＵＴのＬレベルのパルス幅を設定す
るためのＬ幅データを格納するものであり、ｎ個（本実
施例では８個）のデータＦＦで構成されている。データ
レジスタ１１にはＣＰＵ１３からｎビット（本実施例で
は８ビット）のＬ幅データＤＬ１が入力されて格納され
る。

【００２７】反転回路１８はｎ個（本実施例では８個）
のインバータよりなり、各インバータはデータレジスタ
１１のＬ幅データの各ビットを反転したＨ幅データＤＨ
１を出力する。

【００２８】周期設定回路２１はレジスタ部２１Ａとデ
コーダ部２１Ｂとからなる。この周期設定回路２１には
ＣＰＵ１３から周期設定データＤＷ０と周期データＤＷ
１〜ＤＷ３とが入力されるとともに、データＦＦ１６か
ら切り換え信号ＳＧ２が入力されている。

【００２９】図３に示すように、レジスタ部２１Ａはデ
ータＦＦ２３〜２６からなる。データＦＦ２３のデータ
端子Ｄには周期設定データＤＷ０が入力され、そのクロ
ック端子ＣＬＫには切り換え信号ＳＧ２が入力されてい
る。データＦＦ２４〜２６の各データ端子Ｄには周期デ
ータＤＷ１〜ＤＷ３がそれぞれ入力され、各クロック端
子ＣＬＫはデータＦＦ２３の出力端子Ｑに接続されてい
る。

【００３０】従って、周期設定データＤＷ０が「１」の
状態において、切り換え信号ＳＧ２がＬレベルからＨレ
ベルに切り換わると、データＦＦ２３の出力端子ＱがＬ
レベルからＨレベルに切り換わる。すると、各データＦ
Ｆ２４〜２６は対応する周期データＤＷ１〜ＤＷ３を取
り込み、その出力端子Ｑから出力する。

【００３１】デコーダ部２１Ｂは各データＦＦ２４〜２
６の出力信号をデコードする８つのデコーダ２７ａ〜２
７ｈと、７つの半加算器３０ａ〜３０ｇとで構成されて
いる。

【００３２】デコーダ２７ａのＮＡＮＤ回路２８ａは各
データＦＦ２４〜２６の出力信号をそれぞれＮＯＴ回路
２９を介して入力する。ＮＡＮＤ回路２８ａはこれらの
信号に基づいてデコード信号Ａ０を出力する。デコーダ
２７ｂのＮＡＮＤ回路２８ｂはデータＦＦ２４，２５の
出力信号をＮＯＴ回路２９を介して入力するとともに、
データＦＦ２６の出力信号を入力する。デコーダ２７ｃ
のＮＡＮＤ回路２８ｃはデータＦＦ２４，２６の出力信
号をＮＯＴ回路２９を介して入力するとともに、データ
ＦＦ２５の出力信号を入力する。デコーダ２７ｄのＮＡ
ＮＤ回路２８ｄはデータＦＦ２４の出力信号をＮＯＴ回
路２９を介して入力するとともに、データＦＦ２５，２
６の出力信号を入力する。デコーダ２７ｅのＮＡＮＤ回
路２８ｅはデータＦＦ２５，２６の出力信号をＮＯＴ回
路２９を介して入力するとともに、データＦＦ２４の出
力信号を入力する。デコーダ２７ｆのＮＡＮＤ回路２８
ｆはデータＦＦ２５の出力信号をＮＯＴ回路２９を介し
て入力するとともに、データＦＦ２４，２６の出力信号
を入力する。デコーダ２７ｇのＮＡＮＤ回路２８ｇはデ
ータＦＦ２６の出力信号をＮＯＴ回路２９を介して入力
するとともに、データＦＦ２４，２５の出力信号を入力
する。さらに、デコーダ２７ｈのＮＡＮＤ回路２８ｈは
データＦＦ２４〜２６の出力信号を入力する。

【００３３】従って、データＦＦ２４〜２６の出力信号
が「０」，「０」，「０」の場合には、デコーダ２７ａ
のデコード信号Ａ０のみが「０」となり、デコーダ２７
ｂ〜２７ｈの各出力信号は「１」となる。データＦＦ２
４〜２６の出力信号が「０」，「０」，「１」の場合に
はデコーダ２７ｂの出力信号のみが「０」となり、デコ
ーダ２７ａ，２７ｃ〜２７ｈの各出力信号は「１」とな
る。データＦＦ２４〜２６の出力信号が「０」，
「１」，「０」の場合にはデコーダ２７ｃの出力信号の
みが「０」となり、デコーダ２７ａ，２７ｂ，２７ｄ〜
２７ｈの各出力信号は「１」となる。データＦＦ２４〜
２６の出力信号が「０」，「１」，「１」の場合にはデ
コーダ２７ｄの出力信号のみが「０」となり、デコーダ
２７ａ〜２７ｃ，２７ｅ〜２７ｈの各出力信号は「１」
となる。データＦＦ２４〜２６の出力信号が「１」，
「０」，「０」の場合にはデコーダ２７ｅの出力信号の
みが「０」となり、デコーダ２７ａ〜２７ｄ，２７ｆ〜
２７ｈの各出力信号は「１」となる。データＦＦ２４〜
２６の出力信号が「１」，「０」，「１」の場合にはデ
コーダ２７ｆの出力信号のみが「０」となり、デコーダ
２７ａ〜２７ｅ，２７ｇ，２７ｈの各出力信号は「１」
となる。データＦＦ２４〜２６の出力信号が「１」，
「１」，「０」の場合にはデコーダ２７ｇの出力信号の
みが「０」となり、デコーダ２７ａ〜２７ｆ，２７ｈの
各出力信号は「１」となる。さらに、データＦＦ２４〜
２６の出力信号が「１」，「１」，「１」の場合にはデ
コーダ２７ｈの出力信号のみが「０」となり、デコーダ
２７ａ〜２７ｇの各出力信号は「１」となる。

【００３４】半加算器３０ａはＮＡＮＤ回路３１ａ，３
３ａ及びＯＲ回路３２ａからなる。ＯＲ回路３２ａ及び
ＮＡＮＤ回路３３ａはデコード信号Ａ０をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｂの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ａはＯＲ回路３２ａ
及びＮＡＮＤ回路３３ａの両出力信号を入力し、両信号
に基づいてデコード信号Ａ１を出力する。

【００３５】半加算器３０ｂはＮＡＮＤ回路３１ｂ，３
３ｂ及びＯＲ回路３２ｂからなる。ＯＲ回路３２ｂ及び
ＮＡＮＤ回路３３ｂはデコード信号Ａ１をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｃの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ｂはＯＲ回路３２ｂ
及びＮＡＮＤ回路３３ｂの両出力信号を入力し、両信号
に基づいてデコード信号Ａ２を出力する。

【００３６】半加算器３０ｃはＮＡＮＤ回路３１ｃ，３
３ｃ及びＯＲ回路３２ｃからなる。ＯＲ回路３２ｃ及び
ＮＡＮＤ回路３３ｃはデコード信号Ａ２をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｃの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ｃはＯＲ回路３２ｃ
及びＮＡＮＤ回路３３ｃの両出力信号を入力し、両信号
に基づいてデコード信号Ａ３を出力する。

【００３７】半加算器３０ｄはＮＡＮＤ回路３１ｄ，３
３ｄ及びＯＲ回路３２ｄからなる。ＯＲ回路３２ｄ及び
ＮＡＮＤ回路３３ｄはデコード信号Ａ３をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｄの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ｄはＯＲ回路３２ｄ
及びＮＡＮＤ回路３３ｄの両出力信号を入力し、両信号
に基づいてデコード信号Ａ４を出力する。

【００３８】半加算器３０ｅはＮＡＮＤ回路３１ｅ，３
３ｅ及びＯＲ回路３２ｅからなる。ＯＲ回路３２ｅ及び
ＮＡＮＤ回路３３ｅはデコード信号Ａ４をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｅの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ｅはＯＲ回路３２ｅ
及びＮＡＮＤ回路３３ｅの両出力信号を入力し、両信号
に基づいてデコード信号Ａ５を出力する。

【００３９】半加算器３０ｆはＮＡＮＤ回路３１ｆ，３
３ｆ及びＯＲ回路３２ｆからなる。ＯＲ回路３２ｆ及び
ＮＡＮＤ回路３３ｆはデコード信号Ａ５をそれぞれ入力
するとともに、ＮＡＮＤ回路２８ｆの出力信号をそれぞ
れ入力している。ＮＡＮＤ回路３１ｆはＯＲ回路３２ｆ
及びＮＡＮＤ回路３３ｆの両出力信号を入力し、両信号
に基づいてデコード信号Ａ６を出力する。

【００４０】さらに、半加算器３０ｇはＮＡＮＤ回路３
１ｇ，３３ｇ及びＯＲ回路３２ｇからなる。ＯＲ回路３
２ｇ及びＮＡＮＤ回路３３ｇはデコード信号Ａ６をそれ
ぞれ入力するとともに、ＮＡＮＤ回路２８ｇの出力信号
をそれぞれ入力している。ＮＡＮＤ回路３１ｇはＯＲ回
路３２ｇ及びＮＡＮＤ回路３３ｇの両出力信号を入力
し、両信号に基づいてデコード信号Ａ７を出力する。

【００４１】従って、デコーダ２７ａの出力信号のみが
「０」の場合にはデコード信号Ａ０〜Ａ７は「０」とな
る。デコーダ２７ｂの出力信号のみが「０」の場合には
デコード信号Ａ０は「１」となり、デコード信号Ａ１〜
Ａ７は「０」となる。デコーダ２７ｃの出力信号のみが
「０」の場合にはデコード信号Ａ０，Ａ１は「１」とな
り、デコード信号Ａ２〜Ａ７は「０」となる。デコーダ
２７ｄの出力信号のみが「０」の場合にはデコード信号
Ａ０〜Ａ２は「１」となり、デコード信号Ａ３〜Ａ７は
「０」となる。デコーダ２７ｅの出力信号のみが「０」
の場合にはデコード信号Ａ０〜Ａ３は「１」となり、デ
コード信号Ａ４〜Ａ７は「０」となる。デコーダ２７ｆ
の出力信号のみが「０」の場合にはデコード信号Ａ０〜
Ａ４は「１」となり、デコード信号Ａ５〜Ａ７は「０」
となる。デコーダ２７ｇの出力信号のみが「０」の場合
にはデコード信号Ａ０〜Ａ５は「１」となり、デコード
信号Ａ６，Ａ７は「０」となる。さらに、デコーダ２７
ｈの出力信号のみが「０」の場合にはデコード信号Ａ０
〜Ａ６は「１」となり、デコード信号Ａ７は「０」とな
る。

【００４２】セレクタ２２はセレクタ部２２Ａと周期変
更部２２Ｂとからなる。このセレクタ２２には前記デー
タレジスタ１１のＬ幅データＤＬ１及び反転回路１８の
Ｈ幅データＤＨ１が入力されるとともに、データＦＦ１
６から切り換え信号ＳＧ２が入力されている。

【００４３】図４に示すように、セレクタ部２２Ａはｎ
個（本実施例では８個）のビットセレクタ４０ａ〜４０
ｈからなる。各ビットセレクタ４０ａ〜４０ｈは図５に
示すように、それぞれＡＮＤ回路４２，４３及びＮＯＲ
回路４４で構成されている。各ＡＮＤ回路４２の一方の
入力端子には前記切り換え信号ＳＧ２が入力されるとと
もに、他方の入力端子にはＬ幅データＤＬ１の各ビット
データＤＬ１ａ〜ＤＬ１ｈがそれぞれ入力されている。
各ＡＮＤ回路４３の一方の入力端子にはＮＯＴ回路４５
を介して前記切り換え信号ＳＧ２が入力されるととも
に、他方の入力端子にはＨ幅データＤＨ１の各ビットデ
ータＤＨ１ａ〜ＤＨ１ｈがそれぞれ入力されている。各
ＮＯＲ回路４４は各ＡＮＤ回路４２，４３の出力信号を
入力し、両信号に基づく出力信号を出力するようになっ
ている。

【００４４】従って、切り換え信号ＳＧ２がＨレベルの
場合には各ビットセレクタ４０ａ〜４０ｆの各ＡＮＤ回
路４３の出力は「０」となり、各ＡＮＤ回路４２からＬ
幅データＤＬ１の各ビットデータＤＬ１ａ〜ＤＬ１ｈが
出力される。各ビットデータＤＬ１ａ〜ＤＬ１ｈが
「１」であると各ＮＯＲ回路４４の出力は「０」とな
り、各ビットデータＤＬ１ａ〜ＤＬ１ｈが「０」である
と各ＮＯＲ回路４４の出力は「１」となる。即ち、切り
換え信号ＳＧ２がＨレベルの場合には各ビットセレクタ
４０ａ〜４０ｈからはＨ幅データＤＨ１の各ビットデー
タＤＨ１ａ〜ＤＨ１ｈが出力される。

【００４５】また、切り換え信号ＳＧ２がＬレベルの場
合には各ビットセレクタ４０ａ〜４０ｆの各ＡＮＤ回路
４２の出力は「０」となり、各ＡＮＤ回路４３からＨ幅
データＤＨ１の各ビットデータＤＨ１ａ〜ＤＨ１ｈが出
力される。各ビットデータＤＨ１ａ〜ＤＨ１ｈが「１」
であると各ＮＯＲ回路４４の出力は「０」となり、各ビ
ットデータＤＬ１ａ〜ＤＬ１ｈが「０」であると各ＮＯ
Ｒ回路４４の出力は「１」となる。即ち、切り換え信号
ＳＧ２がＬレベルの場合には各ビットセレクタ４０ａ〜
４０ｈからはＬ幅データＤＬ１の各ビットデータＤＬ１
ａ〜ＤＬ１ｈが出力される。

【００４６】図４に示すように、周期変更部２２Ｂはｎ
個（本実施例では８個）のビット長セレクタ４１ａ〜４
１ｈからなる。図５に示すように、ビット長セレクタ４
１ａ〜４１ｈはそれぞれＡＮＤ回路４６及びＯＲ回路４
７で構成されている。ビット長セレクタ４１ａ〜４１ｈ
の各ＡＮＤ回路４６には前記各デコード信号Ａ０〜Ａ７
が入力されるとともに、前記各ビットセレクタ４０ａ〜
４０ｈの出力信号が入力されている。ビット長セレクタ
４１ａ〜４１ｈの各ＮＯＲ回路４４は各ＡＮＤ回路４６
の出力信号及び論理値「０」を入力し、両信号に基づく
ビットデータＤａ〜Ｄｈをダウンカウンタ１５に出力す
るようになっている。

【００４７】従って、デコード信号Ａ０がはじめて
「０」になると、ビットデータＤａ〜Ｄｈはすべて
「０」となる。デコード信号Ａ１がはじめて「０」にな
ると、ビットデータＤｂ〜Ｄｈは「０」となり、ビット
セレクタ４０ａの出力がビットデータＤａとして出力さ
れる。デコード信号Ａ２がはじめて「０」になると、ビ
ットデータＤｃ〜Ｄｈは「０」となり、ビットセレクタ
４０ａ，４０ｂの出力がビットデータＤａ，Ｄｂとして
出力される。デコード信号Ａ３がはじめて「０」になる
と、ビットデータＤｄ〜Ｄｈは「０」となり、ビットセ
レクタ４０ａ〜４０ｃの出力がビットデータＤａ〜Ｄｃ
として出力される。デコード信号Ａ４がはじめて「０」
になると、ビットデータＤｅ〜Ｄｈは「０」となり、ビ
ットセレクタ４０ａ〜４０ｄの出力がビットデータＤａ
〜Ｄｄとして出力される。デコード信号Ａ５がはじめて
「０」になると、ビットデータＤｆ〜Ｄｈは「０」とな
り、ビットセレクタ４０ａ〜４０ｅの出力がビットデー
タＤａ〜Ｄｅとして出力される。デコード信号Ａ６がは
じめて「０」になると、ビットデータＤｇ，Ｄｈは
「０」となり、ビットセレクタ４０ａ〜４０ｆの出力が
ビットデータＤａ〜Ｄｆとして出力される。さらに、デ
コード信号Ａ７がはじめて「０」になると、ビットデー
タＤｈは「０」となり、ビットセレクタ４０ａ〜４０ｇ
の出力がビットデータＤａ〜Ｄｇとして出力される。

【００４８】ダウンカウンタ１５はセレクタ２２を介し
て入力されるビットデータに基づいて、外部から入力さ
れるクロック信号ＣＫのパルス数をカウントする。そし
て、ダウンカウンタ１５は前記ビットデータに該当する
パルス数をカウントアップすると、データＦＦ１６にカ
ウンタボロー信号ＳＧ１を出力する。

【００４９】データＦＦ１６のデータ端子Ｄは反転出力
端子バーＱに接続され、クロック端子ＣＬＫはカウンタ
ボロー信号ＳＧ１を入力する。そして、データＦＦ１６
はカウンタボロー信号ＳＧ１の入力に基づいて出力端子
Ｑからの出力信号ＯＵＴをＨレベルからＬレベルに、も
しくはＬレベルからＨレベルに切り換えるとともに、出
力信号ＯＵＴを切り換え信号ＳＧ２として前記周期設定
回路２１及びセレクタ２２に出力する。

【００５０】このように構成されたパルス幅変調回路２
０において、例えばセレクタ２２によりデータレジスタ
１１に格納されているＬ幅データＤＬ１のビット長が変
更されてダウンカウンタ１５に出力されている状態で
は、データＦＦ１６からＬレベルの出力信号ＯＵＴが出
力されている。

【００５１】この状態で、ＣＰＵ１３からデータレジス
タ１１に新たな別の値のＬ幅データＤＬ１を書き込むと
ともに、周期設定回路２１に周期設定データＤＷ０を
「１」とするとともに、周期データＤＷ１〜ＤＷ３を出
力しておく。

【００５２】そして、ダウンカウンタ１５がクロック信
号ＣＫを設定されたパルス数だけカウントアップする
と、カウンタボロー信号ＳＧ１をデータＦＦ１６に出力
する。すると、データＦＦ１６は出力信号ＯＵＴをＬレ
ベルからＨレベルに切り換えるとともに、周期設定回路
２１及びセレクタ２２に出力信号ＯＵＴを切り換え信号
ＳＧ２として出力する。

【００５３】前記周期設定回路２１に切り換え信号ＳＧ
２が入力されると、周期設定データＤＷ０が「１」であ
るため、デコーダ部２１ＡのデータＦＦ２４〜２６に周
期データＤＷ１〜ＤＷ３が取り込まれる。この周期デー
タＤＷ１〜ＤＷ３が、例えば「１」，「０」，「０」の
場合にはデコーダ２７ｅの出力信号のみが「０」とな
り、デコード信号Ａ０〜Ａ３はそれぞれ「１」となり、
デコード信号Ａ４〜Ａ７はそれぞれ「０」となる。

【００５４】一方、前記セレクタ２２に切り換え信号Ｓ
Ｇ２が入力されると、セレクタ部２２Ａにより反転回路
１８のＨ幅データＤＨ１の各ビットデータＤＨ１ａ〜Ｄ
Ｈ１ｈが選択され、周期変更部２２Ｂに出力される。そ
して、デコード信号Ａ４〜Ａ７が「０」であるので、ビ
ットデータＤＨ１ａ〜ＤＨ１ｈのうち、ビットデータＤ
Ｈ１ｅ〜ＤＨ１ｈは「０」にされ、４ビット長のビット
データＤＨ１ａ〜ＤＨ１ｄに変更され、ビットデータＤ
ａ〜Ｄｄとしてダウンカウンタ１５に出力される。

【００５５】そして、ダウンカウンタ１５はクロック信
号ＣＫをＨ幅データ（ビットデータＤＨ１ａ〜ＤＨ１
ｄ）に該当するパルス数だけカウントアップすると、カ
ウンタボロー信号ＳＧ１をデータＦＦ１６に出力する。

【００５６】すると、データＦＦ１６は出力信号ＯＵＴ
をＨレベルからＬレベルに切り換えるとともに、前記セ
レクタ２２に切り換え信号ＳＧ２を出力して、前記と同
様な動作を繰り返す。

【００５７】このように、本実施例ではデータレジスタ
１１に設定するＬ幅データＤＬ１を変更するとともに、
周期設定回路２１に設定した周期データＤＷ１〜ＤＷ３
に基づいてＬ幅データＤＬ１又はＨ幅データＤＨ１のビ
ット長を変更するようにした。よって、図７に示すよう
に、出力信号ＯＵＴのデューティ比を変更することがで
きるとともに、各周期ｔ１〜ｔ４を変更することができ
る。

【００５８】また、本実施例ではデータレジスタ１１の
Ｌ幅データを反転してＨ幅データを出力する反転回路１
８を設けた。この反転回路１８は従来におけるＨ幅デー
タを格納するデータレジスタ１２の約半分の素子で構成
できるため、パルス幅変調回路２０の回路規模を小さく
することができる。

【００５９】なお、本実施例ではデータレジスタ１１を
８ビットのＬ幅データを設定できるものとしたが、これ
に限定されるものではなく、例えば、１６ビット、３２
ビット等のＬ幅データを設定できるパルス幅変調回路と
してもよい。このように扱うデータのビット数が多けれ
ば多いほど、パルス幅変調回路の回路規模を従来と比較
して小さくすることができる。

【００６０】また、本実施例ではデータレジスタ１１に
Ｌ幅データを設定するようにしたが、これに代えてＨ幅
データを設定し、反転回路１８によりこのＨ幅データを
反転してＬ幅データを生成するようにしてもよい。

【００６１】

【発明の効果】以上詳述したように、本発明によれば、
パルス幅変調回路の回路規模を縮小できるとともに、そ
の出力信号のデューティ比及び周期を変更することがで
きる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のパルス幅変調回路を示すブロック図
である。

【図３】周期設定回路を示す論理回路図である。

【図４】セレクタを示すブロック図である。

【図５】セレクタを示す論理回路図である。

【図６】一実施例の作用を示すタイムチャートである。

【図７】一実施例の出力信号を示す波形図である。

【図８】従来のパルス幅変調回路を示すブロック図であ
る。

【図９】従来のパルス幅変調回路を示すブロック図であ
る。

【図１０】従来例の出力信号を示す波形図である。

【符号の説明】

１データレジスタ２反転回路３周期制御回路４パルス信号生成回路

Claims

【特許請求の範囲】

【請求項１】出力信号（ＯＵＴ）の第１のレベルのパ
ルス幅の第１幅データを格納するためのデータレジスタ
（１）と、データレジスタ（１）の第１幅データを反転し、出力信
号（ＯＵＴ）の第２のレベルのパルス幅の第２幅データ
として出力する反転回路（２）と、データレジスタ（１）に格納された第１幅データ及び反
転回路（２）の第２幅データを入力し、第１又は第２幅
データのビット長をそのまま又は変更してそれぞれ第３
及び第４幅データを出力する周期制御回路（３）と、周期制御回路（３）から出力される第３及び第４幅デー
タに基づくパルス幅の出力信号を生成するパルス信号生
成回路（４）とを備えることを特徴とするパルス幅変調
回路。