JPS63202119A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS63202119A JPS63202119A JP3369687A JP3369687A JPS63202119A JP S63202119 A JPS63202119 A JP S63202119A JP 3369687 A JP3369687 A JP 3369687A JP 3369687 A JP3369687 A JP 3369687A JP S63202119 A JPS63202119 A JP S63202119A
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- JP
- Japan
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- gate
- output
- selection
- pulse
- signal
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス発生回路に関する。
パルス幅変調において、ｎビットのデータＭ号に対応し
たパルス幅をもつパルスを発生させる回路として、従来
は第１図に示す構成で、パルスを発生させていた。第２
因は、第１図における各部のタイミング図である。セッ
ト信号発生回路１では、データ信号に応じた位置にセッ
ト信号パルス第２図２０１に発生し、そのセットパルス
によりラッチ２はセットされ、ローレベルカラハイレベ
ルに変化する。ラッチ２はリセット信号発生回路′３に
よるリセット信号第２図２０２を検出するまでハイレベ
ルを保ち、リセット信号第２図２０２を検出するとリセ
ットされ、ローレベル金山カスるため、ラッチ２では第
２図２０３に示すように。
たパルス幅をもつパルスを発生させる回路として、従来
は第１図に示す構成で、パルスを発生させていた。第２
因は、第１図における各部のタイミング図である。セッ
ト信号発生回路１では、データ信号に応じた位置にセッ
ト信号パルス第２図２０１に発生し、そのセットパルス
によりラッチ２はセットされ、ローレベルカラハイレベ
ルに変化する。ラッチ２はリセット信号発生回路′３に
よるリセット信号第２図２０２を検出するまでハイレベ
ルを保ち、リセット信号第２図２０２を検出するとリセ
ットされ、ローレベル金山カスるため、ラッチ２では第
２図２０３に示すように。
データ信号に対応したパルス幅をもつパルスを出力する
。
。
しかし、前述の従来技術では、第３図３０１に示すよう
なノイズがセット信号に混入した場合、ノイズを検出し
てラッチ２はセットしてしまうため、第３図３０３に示
すような、データ信号に応じたパルス幅をもつパルスと
異なるパルスを発生する可能性があり、この混入ノイズ
を除去する対策に苦慮していた。
なノイズがセット信号に混入した場合、ノイズを検出し
てラッチ２はセットしてしまうため、第３図３０３に示
すような、データ信号に応じたパルス幅をもつパルスと
異なるパルスを発生する可能性があり、この混入ノイズ
を除去する対策に苦慮していた。
しかし、ラッチを用いることにょタハルス全発生させる
方式の回路を採用する限り、この問題は回避できない。
方式の回路を採用する限り、この問題は回避できない。
そこで１本発明はこのような問題点を解決するｔめのも
ので、その目的とするところは、ノイズの混入の有無に
かかわらず、データ信号に対応したパルス幅をもつパル
スを発生する回路を提供することにある。
ので、その目的とするところは、ノイズの混入の有無に
かかわらず、データ信号に対応したパルス幅をもつパル
スを発生する回路を提供することにある。
Ｃ実施例〕
以下、本発明について実施列に基づいて詳細に説明する
。
。
データ信号が、３ビツトの情報ＤＩ、Ｄ２．Ｄ３から成
るとして、第４図に示すよりなデータ信号に応じたパル
ス幌上もクパルスＰＯ，ｌ’ｌ、Ｐ２、Ｐ３．Ｐ４．Ｐ
５．Ｐ６．Ｐ７ｔ″発生させる回路について述べる。
るとして、第４図に示すよりなデータ信号に応じたパル
ス幌上もクパルスＰＯ，ｌ’ｌ、Ｐ２、Ｐ３．Ｐ４．Ｐ
５．Ｐ６．Ｐ７ｔ″発生させる回路について述べる。
第４図の各パルスを実現するために％第５図に示すＡＯ
，ＡＩ、Ａ２．Ａ３の波形を用いて第４図の各パルスを
論理式で表現すると第６図に示す通りになる。
，ＡＩ、Ａ２．Ａ３の波形を用いて第４図の各パルスを
論理式で表現すると第６図に示す通りになる。
第６図により、各パルスＰＱ、Ｐ７は、ＡＱ〜Ａ３の論
理和、論哩秋全用いて完全に表現でき、Ｄｌ−Ｄ３のデ
ータ信号がハイレベルならば論理和出力、ローレベルな
らば論理積出力全選択することにより、第４図に示すパ
ルスｐ□、ｐ７’６完全に表現することができる。
理和、論哩秋全用いて完全に表現でき、Ｄｌ−Ｄ３のデ
ータ信号がハイレベルならば論理和出力、ローレベルな
らば論理積出力全選択することにより、第４図に示すパ
ルスｐ□、ｐ７’６完全に表現することができる。
この論理式を論理回路を用いて実現したパルス発生回路
が第７図である。
が第７図である。
ＡＮＤゲート４．ＯＲゲート５には、ローレベル第５図
ＡＱ、及び基準クロック信号Ａ１が入力される。６はデ
ータ信号Ｄ１がローレベルナラばＡＮＤゲート出力を出
力として選択し、・・イレベルならばＯＲゲート出力を
出力として選択する選択ゲートである。この選択ゲート
の出力は第６図の論理式の小括弧の中に該当し、この選
択ゲート出力と、Ａｌ’Ａ分周した波形第５図Ａ２が次
段のＡＩＪＤゲート７、ＯＲゲート８の入力信号となる
。９はデータ信号Ｄ２がローレベルならばＡＮＤゲート
出力を出力として選択し、ハイレベルならばＯＲゲート
出力を出力として選択する選択ゲートである。この選択
ゲートの出力は第６図の論理式の大括弧の中に該当し、
この選択ゲート出力と、Ａ２１Ａ分周した波形第５図Ａ
３が次段のＡＮＤゲートＩＯ，口Ｒゲー１−１１の入力
信号となる。
ＡＱ、及び基準クロック信号Ａ１が入力される。６はデ
ータ信号Ｄ１がローレベルナラばＡＮＤゲート出力を出
力として選択し、・・イレベルならばＯＲゲート出力を
出力として選択する選択ゲートである。この選択ゲート
の出力は第６図の論理式の小括弧の中に該当し、この選
択ゲート出力と、Ａｌ’Ａ分周した波形第５図Ａ２が次
段のＡＩＪＤゲート７、ＯＲゲート８の入力信号となる
。９はデータ信号Ｄ２がローレベルならばＡＮＤゲート
出力を出力として選択し、ハイレベルならばＯＲゲート
出力を出力として選択する選択ゲートである。この選択
ゲートの出力は第６図の論理式の大括弧の中に該当し、
この選択ゲート出力と、Ａ２１Ａ分周した波形第５図Ａ
３が次段のＡＮＤゲートＩＯ，口Ｒゲー１−１１の入力
信号となる。
１２はデータ信号Ｄ３がローレベルならばＡｆｆＤゲー
ト出力を出力として選択し、ハイレベルならばＯＲゲー
ト出力全出力として選択する選択ゲートである。この選
択ゲート１２の出力波形が、まさに３ビツトのデータＤ
Ｉ、Ｄ２．Ｄ３に対応した出力ＰＯ〜Ｐ８である。
ト出力を出力として選択し、ハイレベルならばＯＲゲー
ト出力全出力として選択する選択ゲートである。この選
択ゲート１２の出力波形が、まさに３ビツトのデータＤ
Ｉ、Ｄ２．Ｄ３に対応した出力ＰＯ〜Ｐ８である。
この実施列は、データ信号が３ビツトの場合であるが、
ｎビットの場合は、ＡＮＤゲート、ＯＲゲート、選択ゲ
ートの組み合わせをｎ段にすることにより、２ 種類の
パルス幅をもクパルスを発生するパルス発生回路を実現
することができる。
ｎビットの場合は、ＡＮＤゲート、ＯＲゲート、選択ゲ
ートの組み合わせをｎ段にすることにより、２ 種類の
パルス幅をもクパルスを発生するパルス発生回路を実現
することができる。
以と述べたように、本発明はデータ信号に対応したパル
ス幅をもつパルスを発生させる回路金。
ス幅をもつパルスを発生させる回路金。
ラッチを用いることなく、論理演算により実現したため
、ノイズが混入した場合でも、データ信号に応じたパル
ス幅をもつパルス全忠実に発生させることができるため
、きわめて効果的である。
、ノイズが混入した場合でも、データ信号に応じたパル
ス幅をもつパルス全忠実に発生させることができるため
、きわめて効果的である。
第１図は、従来のパルス発生回路のブロック図である。
第２図は、第１図の各箇所におけるタイミング歯、第３
図はセット信号にノイズが混入した場合の第１図の各箇
所におけるタイミング図である。 第４図は、データ信号Ｄｉ、Ｄ２．Ｄ３に対応したパル
ス幅をもつパルスＰＯ〜Ｐ７を示す図である。 第５図は、論理演算に用いる基準波形ＡＱ、Ａ１、ム２
．Ａ３．第６図はＰＱ−１’７ｔ−ＡＱ、ＡＩ、Ａ２．
Ａ３で表現した論理式を示す図である。 第７図は、第６図の論理式をデジタル回路で実現した場
合の回路図である。 １・・セット信号発生回路 ２・・ラッチ ３・・リセット信号発生回路 ４、、ＡＮＤゲート ５・・ＯＲゲート ６・・選択ゲート ７ｍｍＡＮＤゲート ８・・ＯＲゲート ９・・選択ゲート １１）・・ＡＮＤゲート １１・・ＯＲゲート １２・・選択ゲート 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最 上 務他１名 第２図 第３図 第４図
図はセット信号にノイズが混入した場合の第１図の各箇
所におけるタイミング図である。 第４図は、データ信号Ｄｉ、Ｄ２．Ｄ３に対応したパル
ス幅をもつパルスＰＯ〜Ｐ７を示す図である。 第５図は、論理演算に用いる基準波形ＡＱ、Ａ１、ム２
．Ａ３．第６図はＰＱ−１’７ｔ−ＡＱ、ＡＩ、Ａ２．
Ａ３で表現した論理式を示す図である。 第７図は、第６図の論理式をデジタル回路で実現した場
合の回路図である。 １・・セット信号発生回路 ２・・ラッチ ３・・リセット信号発生回路 ４、、ＡＮＤゲート ５・・ＯＲゲート ６・・選択ゲート ７ｍｍＡＮＤゲート ８・・ＯＲゲート ９・・選択ゲート １１）・・ＡＮＤゲート １１・・ＯＲゲート １２・・選択ゲート 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最 上 務他１名 第２図 第３図 第４図
Claims (1)
- （１）ａ）ｎビットのデータ信号に対応したパルス幅を
もつパルスを発生させる手段として、 ｂ）ローレベル、及び基準クロック信号を入力とするＡ
ＮＤゲートとＯＲゲート、 ｃ）出力として、ＡＮＤゲート出力をとるか、ＯＲゲー
ト出力をとるかを、データ信号により選択する選択ゲー
トを備え ｄ）選択ゲート出力、及び基準クロック信号を１／２分
周した信号を次段のムＡＮＤゲート、及びＯＲゲートの
入力とし、 ｅ）以上の基本回路ブロックをｎ段接続することを特徴
とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033696A JP2534487B2 (ja) | 1987-02-17 | 1987-02-17 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033696A JP2534487B2 (ja) | 1987-02-17 | 1987-02-17 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202119A true JPS63202119A (ja) | 1988-08-22 |
| JP2534487B2 JP2534487B2 (ja) | 1996-09-18 |
Family
ID=12393579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033696A Expired - Lifetime JP2534487B2 (ja) | 1987-02-17 | 1987-02-17 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534487B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175850A (ja) * | 1991-12-25 | 1993-07-13 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251328A (ja) * | 1985-04-30 | 1986-11-08 | Rohm Co Ltd | Ｐｗｍ回路 |
-
1987
- 1987-02-17 JP JP62033696A patent/JP2534487B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251328A (ja) * | 1985-04-30 | 1986-11-08 | Rohm Co Ltd | Ｐｗｍ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175850A (ja) * | 1991-12-25 | 1993-07-13 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534487B2 (ja) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |