JPS61251328A - Ｐｗｍ回路 - Google Patents
Ｐｗｍ回路Info
- Publication number
- JPS61251328A JPS61251328A JP9291585A JP9291585A JPS61251328A JP S61251328 A JPS61251328 A JP S61251328A JP 9291585 A JP9291585 A JP 9291585A JP 9291585 A JP9291585 A JP 9291585A JP S61251328 A JPS61251328 A JP S61251328A
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- JP
- Japan
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- circuit
- output
- pwm
- phase
- bit
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数（Ｎ）ビットのディジタルデータに一
定の関係で発生周期が異なるパルスを用いてパルス幅変
調を施すＰ ＷＭ （Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍ。
定の関係で発生周期が異なるパルスを用いてパルス幅変
調を施すＰ ＷＭ （Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍ。
ｄｕｌａｔｉｏｎ）回路に係り、特に、ディジタルデー
タとの関係のＰＷＭ出力波形に生じる位相シフトの補償
に関する。
タとの関係のＰＷＭ出力波形に生じる位相シフトの補償
に関する。
従来、発明者は、この種のディジタルＰＷＭ回路のディ
ジタル・アナログ変換回路について提案しており（特願
昭５８−２１４５９号）、それを第３図に示す。
ジタル・アナログ変換回路について提案しており（特願
昭５８−２１４５９号）、それを第３図に示す。
第３図に示すように、このＰＷＭ回路のディジタル・ア
ナログ変換回路には、入力端子２に加えられたクロック
パルスｆ１を基準にしてビットパルスを発生するパルス
発生器４、変調信号としてのディジタルデータを発生す
るディジタルデータ回路６、ビットパルスとディジタル
データとを各ビットごとに突き合わせてＰＷＭ信号を得
る論理回路８およびＰＷＭ信号をアナログ信号に変換す
る低域通過フィルタ１０が設置されている。
ナログ変換回路には、入力端子２に加えられたクロック
パルスｆ１を基準にしてビットパルスを発生するパルス
発生器４、変調信号としてのディジタルデータを発生す
るディジタルデータ回路６、ビットパルスとディジタル
データとを各ビットごとに突き合わせてＰＷＭ信号を得
る論理回路８およびＰＷＭ信号をアナログ信号に変換す
る低域通過フィルタ１０が設置されている。
この場合、４ビツトのディジタルデータに対応したビッ
トパルスは４ビツト構成とされている。
トパルスは４ビツト構成とされている。
したがって、パルス発生器４は、３ビツトのバイナリカ
ウンタ１２、ＡＮＤ回路１４．１６．１８．２０および
インバータ２１で構成されている。すなわち、バイナリ
カウンタ１２は、第４図のＡに示すクロックパルスｆ、
のパルス幅を基準にしてパルス幅が、第４図のＢ、Ｃ，
Ｄに示すように、２の罵乗（２” ？ただしｎ−Ｑ、
１．２・・・）の関係で異なる関係を持つパルス出力Ｑ
、 、Ｑ、、Ｑ、を発生し、このため、ＡＮＤ回路１４
．１６．１８．２０で形成されるビットパルスＰ、 、
ｐｇ、Ｐ、 、Ｐ、は、第４図のＥ、Ｆ、Ｇ、、Ｈに示
すように、クロックパルスｆ１の周期の２の冨乗（２’
：ただしｎ＝ｏ、１．２・・・）の関係の発生周期
を持っている。
ウンタ１２、ＡＮＤ回路１４．１６．１８．２０および
インバータ２１で構成されている。すなわち、バイナリ
カウンタ１２は、第４図のＡに示すクロックパルスｆ、
のパルス幅を基準にしてパルス幅が、第４図のＢ、Ｃ，
Ｄに示すように、２の罵乗（２” ？ただしｎ−Ｑ、
１．２・・・）の関係で異なる関係を持つパルス出力Ｑ
、 、Ｑ、、Ｑ、を発生し、このため、ＡＮＤ回路１４
．１６．１８．２０で形成されるビットパルスＰ、 、
ｐｇ、Ｐ、 、Ｐ、は、第４図のＥ、Ｆ、Ｇ、、Ｈに示
すように、クロックパルスｆ１の周期の２の冨乗（２’
：ただしｎ＝ｏ、１．２・・・）の関係の発生周期
を持っている。
この場合、ビットパルスＰ＋はＡＮＤ条件ｆ１・Ｑ、・
Ｑ２ ・百２、ビットパルスＰ２はＡＮＤ条件ｆ１ ・
Ｑ、−Ｑ！、ビットパルスＰ、はＡＮＤ条件ｆ１ ・ｉ
ｌによって得られ、ビットパルスＰ４はクロックパルス
ｆ１の反転信号である。
Ｑ２ ・百２、ビットパルスＰ２はＡＮＤ条件ｆ１ ・
Ｑ、−Ｑ！、ビットパルスＰ、はＡＮＤ条件ｆ１ ・ｉ
ｌによって得られ、ビットパルスＰ４はクロックパルス
ｆ１の反転信号である。
そして、論理回路８には、４ビツトのビットパルスと、
ディジタルデータ回路６からたとえば、ｒｏ ０００Ｊ
ないしｒｌ Ｉ １１Ｊの４ビツトの２進コードからな
るディジタルデータが加えられ、これらのディジタルデ
ータおよびビットパルスを各桁同士で突き合わせること
から、ＡＮＤ回路２２．２４．２６．２８が設置され、
その出力側にＯＲ回路３０が設置されている。
ディジタルデータ回路６からたとえば、ｒｏ ０００Ｊ
ないしｒｌ Ｉ １１Ｊの４ビツトの２進コードからな
るディジタルデータが加えられ、これらのディジタルデ
ータおよびビットパルスを各桁同士で突き合わせること
から、ＡＮＤ回路２２．２４．２６．２８が設置され、
その出力側にＯＲ回路３０が設置されている。
この論理回路８において、４ビツトのビットパルスと、
ディジタルデータｒｏ ０００Ｊないしｒｌ Ｏ００Ｊ
とが各ＡＮＤ回路２２．２４．２６．２８によって論理
積が取られ、第４図の■ないしＵに示すように、ディジ
タルデータｒｏ ００ ＱＪないしｒｌｏｏｏＪに対応
したＰＷＭ出力が得らθ れ、これら各ＰＷＭ出力はＯＲ回路３０を介して論理回
路８から取り出される。
ディジタルデータｒｏ ０００Ｊないしｒｌ Ｏ００Ｊ
とが各ＡＮＤ回路２２．２４．２６．２８によって論理
積が取られ、第４図の■ないしＵに示すように、ディジ
タルデータｒｏ ００ ＱＪないしｒｌｏｏｏＪに対応
したＰＷＭ出力が得らθ れ、これら各ＰＷＭ出力はＯＲ回路３０を介して論理回
路８から取り出される。
このＰＷＭ出力は、低域通過フィルター０でアナログ信
号に変換された後、出力端子３１から取り出される。
号に変換された後、出力端子３１から取り出される。
このようなＰＷＭ回路において、第４図のＴおよびＵの
ディジタルデータの比較から明らかなように、第４図の
Ｔに示すディジタルデータ「０１１１」から第４図のＵ
に示すディジタルデータｒｌ Ｏ００Ｊに変わると、位
相が丁度１８０６だけシフトしており、この結果、ＰＷ
Ｍ出力波形もそのデータの切り換わりに応じて１８０°
位相がシフトすることになる。このような関係は、ビッ
ト数が増加しても同様であり、この種のＰＷＭ回路を半
導体集積回路で構成し、複数のＰＷＭ出力端子が隣接し
て形成されると、その出力間の相互干渉により、第５図
に示すように、最終的なアナログ出力に不連続点を生ず
るおそれがある。
ディジタルデータの比較から明らかなように、第４図の
Ｔに示すディジタルデータ「０１１１」から第４図のＵ
に示すディジタルデータｒｌ Ｏ００Ｊに変わると、位
相が丁度１８０６だけシフトしており、この結果、ＰＷ
Ｍ出力波形もそのデータの切り換わりに応じて１８０°
位相がシフトすることになる。このような関係は、ビッ
ト数が増加しても同様であり、この種のＰＷＭ回路を半
導体集積回路で構成し、複数のＰＷＭ出力端子が隣接し
て形成されると、その出力間の相互干渉により、第５図
に示すように、最終的なアナログ出力に不連続点を生ず
るおそれがある。
そこでこの発明は、このようなＰＷＭ出力の位相シフト
を補償し、最終出力であるディジタル・アナログ変換出
力に不連続点が生じないようにするものである。
を補償し、最終出力であるディジタル・アナログ変換出
力に不連続点が生じないようにするものである。
すなわち、この発明は、Ｎビットのディジタルデータと
、このディジタルデータのビット数に対応しクロックパ
ルスの周期を基準にして発生周期が２の墓乗の関係で異
なるＮビットのパルスとを各ビットごとに論理積によっ
てＰＷＭ出力を得るＰＷＭ回路において、前記ＰＷＭ出
力の位相を特定位相だけシフトさせる位相シフト手段と
、前記ディジタルデータの特定ビット出力の検知により
前記位相シフト手段から得られる位相シフトＰＷＭ出力
と位相シフトを施さないＰＷＭ出力とを選択する出力切
換手段とを設置したものである。
、このディジタルデータのビット数に対応しクロックパ
ルスの周期を基準にして発生周期が２の墓乗の関係で異
なるＮビットのパルスとを各ビットごとに論理積によっ
てＰＷＭ出力を得るＰＷＭ回路において、前記ＰＷＭ出
力の位相を特定位相だけシフトさせる位相シフト手段と
、前記ディジタルデータの特定ビット出力の検知により
前記位相シフト手段から得られる位相シフトＰＷＭ出力
と位相シフトを施さないＰＷＭ出力とを選択する出力切
換手段とを設置したものである。
（作 用〕
したがって、この発明は、特定ビットの桁上げ、たとえ
ば、最上位桁への転換タイミングを検出し、そのタイミ
ングの前後のＰＷＭ出力の位相が同一となるように、た
とえば、最上位桁に移行前のＰＷＭ出力の位相を１８０
６だけシフトさせ、最上位桁への移行に応じて位相シフ
トを施していないｐＷＭ出力を取り出している。
ば、最上位桁への転換タイミングを検出し、そのタイミ
ングの前後のＰＷＭ出力の位相が同一となるように、た
とえば、最上位桁に移行前のＰＷＭ出力の位相を１８０
６だけシフトさせ、最上位桁への移行に応じて位相シフ
トを施していないｐＷＭ出力を取り出している。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はこの発明のＰＷＭ回路の実施例を示し、第３図
に示すＰＷＭ回路と同一部分には同一符号を付しである
。
に示すＰＷＭ回路と同一部分には同一符号を付しである
。
第１図に示すように、クロック入力に応動してパルスを
発生するパルス発生器４の入力部には、入力クロックパ
ルスｆ０を分周（１／２）してクロックパルスｆ、を形
成する分周回路３２が設置されている。この分周回路３
２は、たとえば、Ｔ−フリップフロップ回路３３（以下
Ｔ−Ｆ−Ｆ回路３３という）で構成され、入力端子２に
加えられたクロックパルスｔ、（−２ｆｌ）が入力端子
Ｔに加えられ、その非反転出力Ｑによって得られたクロ
ックパルスｆ、が、パルス発生器４のバイナリカウンタ
１２に加えられている。
発生するパルス発生器４の入力部には、入力クロックパ
ルスｆ０を分周（１／２）してクロックパルスｆ、を形
成する分周回路３２が設置されている。この分周回路３
２は、たとえば、Ｔ−フリップフロップ回路３３（以下
Ｔ−Ｆ−Ｆ回路３３という）で構成され、入力端子２に
加えられたクロックパルスｔ、（−２ｆｌ）が入力端子
Ｔに加えられ、その非反転出力Ｑによって得られたクロ
ックパルスｆ、が、パルス発生器４のバイナリカウンタ
１２に加えられている。
このＰＷＭ回路の出力部には、論理回路８から得られる
ＰＷＭ出力の位相を特定位相たとえば、１８０ ”だけ
シフトさせる位相シフト手段としてシフトレジスタ３４
が設置されている。この実施例の場合、シフトレジスタ
３４はＤ−フリップフロップ回路３６ （以下Ｄ−Ｆ
−Ｆ回路３６という）で構成され、このＤ−Ｆ −Ｆ回
路３６のデータ入力りにＰＷＭ出力が加えられ、クロッ
ク人力ＣにはＴ−Ｆ −Ｆ回路３３の反転出力可で得ら
れたクロックパルスｆ、が加えられている。
ＰＷＭ出力の位相を特定位相たとえば、１８０ ”だけ
シフトさせる位相シフト手段としてシフトレジスタ３４
が設置されている。この実施例の場合、シフトレジスタ
３４はＤ−フリップフロップ回路３６ （以下Ｄ−Ｆ
−Ｆ回路３６という）で構成され、このＤ−Ｆ −Ｆ回
路３６のデータ入力りにＰＷＭ出力が加えられ、クロッ
ク人力ＣにはＴ−Ｆ −Ｆ回路３３の反転出力可で得ら
れたクロックパルスｆ、が加えられている。
Ｄ−Ｆ −Ｆ回路３６の非反転出力Ｑで与えられる位相
シフトＰＷＭ出力と、ＯＲ回路３０の出力によって得ら
れる位相シフトを施していないＰＷＭ出力とを、ディジ
タルデータの特定ビットの到来、この実施例では、ディ
ジタルデータの最上位ビン）ＭＳＢに「１」が立つこと
を検知して切り換える出力切換手段として第１および第
２のアナログスイッチ３８．４０が設けられている。す
なわち、アナログスイッチ３８は論理回路８からのＰＷ
Ｍ出力の通過または遮断、アナログスイッチ４０はＤ−
Ｆ −Ｆ回路３６で得られる位相シフトＰＷＭ出力の通
過または遮断をそれぞれ行うものであり、アナログスイ
ッチ３８の非反転入力およびアナログスイッチ４０の反
転入力には、ディジタルデータ回路６からの最上位ビン
）ＭＳＢの出力が加えられ、アナログスイッチ３８の反
転入力およびアナログスイッチ４０の非反転入力に最上
位ビットＭＳＢの出力をインバータ４２で反転させて加
えている。
シフトＰＷＭ出力と、ＯＲ回路３０の出力によって得ら
れる位相シフトを施していないＰＷＭ出力とを、ディジ
タルデータの特定ビットの到来、この実施例では、ディ
ジタルデータの最上位ビン）ＭＳＢに「１」が立つこと
を検知して切り換える出力切換手段として第１および第
２のアナログスイッチ３８．４０が設けられている。す
なわち、アナログスイッチ３８は論理回路８からのＰＷ
Ｍ出力の通過または遮断、アナログスイッチ４０はＤ−
Ｆ −Ｆ回路３６で得られる位相シフトＰＷＭ出力の通
過または遮断をそれぞれ行うものであり、アナログスイ
ッチ３８の非反転入力およびアナログスイッチ４０の反
転入力には、ディジタルデータ回路６からの最上位ビン
）ＭＳＢの出力が加えられ、アナログスイッチ３８の反
転入力およびアナログスイッチ４０の非反転入力に最上
位ビットＭＳＢの出力をインバータ４２で反転させて加
えている。
そして、アナログスイッチ３８．４０から選択的に得ら
れたＰＷＭ出力あるいはその位相シフトＰＷＭ出力は、
波形整形回路４３に加えられて出力端子４４から取り出
される。この実施例の波形整形回路４３は、Ｄ−Ｆ −
Ｆ回路４６で構成され、そのデータ人力りにＰＷＭ出力
または位相シフトＰＷＭ出力が加えられ、そのクロック
人力ＣにはＴ−Ｆ −Ｆ回路３３の反転出力可からクロ
ックパルスｆ、が加えられている。
れたＰＷＭ出力あるいはその位相シフトＰＷＭ出力は、
波形整形回路４３に加えられて出力端子４４から取り出
される。この実施例の波形整形回路４３は、Ｄ−Ｆ −
Ｆ回路４６で構成され、そのデータ人力りにＰＷＭ出力
または位相シフトＰＷＭ出力が加えられ、そのクロック
人力ＣにはＴ−Ｆ −Ｆ回路３３の反転出力可からクロ
ックパルスｆ、が加えられている。
以上の構成に基づき、その動作を説明する。
パルス発生器４および論理回路８の動作は、第３図につ
いて説明したとおりであり、論理回路８のＯＲ回路３０
には、たとえば、ディジタルデータｒ００００Ｊないし
ｒｌｏｏｏＪと、ビットパルスとによって、第４図の■
ないしＵに示すようなＰＷＭ出力が得られる。
いて説明したとおりであり、論理回路８のＯＲ回路３０
には、たとえば、ディジタルデータｒ００００Ｊないし
ｒｌｏｏｏＪと、ビットパルスとによって、第４図の■
ないしＵに示すようなＰＷＭ出力が得られる。
ディジタルデータの最上位ピッ）ＭＳＢがｒＯＪである
場合、アナログスイッチ３８は非導通状態、アナログス
イッチ４０は導通状態となる。この場合、論理回路８の
ＰＷＭ出力に、Ｄ−Ｆ −Ｆ回路３６で１８０ ”の位
相シフトを施した位相シフトＰＷＭ出力のみが、アナロ
グスイッチ４０を介して取り出され、Ｄ−Ｆ−Ｆ回路４
６を介して波形整形された後、出力端子４４から取り出
される。
場合、アナログスイッチ３８は非導通状態、アナログス
イッチ４０は導通状態となる。この場合、論理回路８の
ＰＷＭ出力に、Ｄ−Ｆ −Ｆ回路３６で１８０ ”の位
相シフトを施した位相シフトＰＷＭ出力のみが、アナロ
グスイッチ４０を介して取り出され、Ｄ−Ｆ−Ｆ回路４
６を介して波形整形された後、出力端子４４から取り出
される。
また、ディジタルデータの最上位ビットＭＳＢに「１」
が立った場合、°アナログスイッチ３８が導通状態、ア
ナログスイッチ４０が非導通状態となる。この場合には
、論理回路８のＰＷＭ出力のみが、アナログスイッチ３
８を介して取り出され、同様に波形整形された後、出力
端子４４から取り出される。
が立った場合、°アナログスイッチ３８が導通状態、ア
ナログスイッチ４０が非導通状態となる。この場合には
、論理回路８のＰＷＭ出力のみが、アナログスイッチ３
８を介して取り出され、同様に波形整形された後、出力
端子４４から取り出される。
第２図はクロックパルスおよびＰＷＭ出力を示しており
、■はクロックパルスｒ、、ｗはディジタルデータｒｏ
１１１Ｊに対応するＰＷＭ出力、Ｘはディジタルデー
タｒ１０００Ｊに対応するＰＷＭ出力を示す。
、■はクロックパルスｒ、、ｗはディジタルデータｒｏ
１１１Ｊに対応するＰＷＭ出力、Ｘはディジタルデー
タｒ１０００Ｊに対応するＰＷＭ出力を示す。
そこで、第２図のＹに示すように、最上位ビットＭＳＢ
が「０」の場合のディジタルデータ、たとえば、ｒｏ
１１１Ｊに１８０６の位相シフトΔＰ、を施すことによ
り、第２図のＸに示すＰＷＭ出力との位相シフトと同様
になり、最上位ビン）ＭＳＢが「０」からｒｌＪ、「１
」から「０」への転換時のＰＷＭ出力の位相変位が防止
される。
が「０」の場合のディジタルデータ、たとえば、ｒｏ
１１１Ｊに１８０６の位相シフトΔＰ、を施すことによ
り、第２図のＸに示すＰＷＭ出力との位相シフトと同様
になり、最上位ビン）ＭＳＢが「０」からｒｌＪ、「１
」から「０」への転換時のＰＷＭ出力の位相変位が防止
される。
なお、実施例では、４ビツトのビットパルスおよびディ
ジタルデータを例に取って説明したが、この発明は、５
ビツト以上のビットパルスおよびディジタルデータを扱
う場合にも同様に適応できることは言うまでもない。
ジタルデータを例に取って説明したが、この発明は、５
ビツト以上のビットパルスおよびディジタルデータを扱
う場合にも同様に適応できることは言うまでもない。
以上説明したように、この発明によれば、特定ビットの
桁上げ、たとえば、最上位桁への転換タイミングを検出
し、そのタイミングの前後のＰＷＭ出力の位相が同一と
なるように、たとえば、最上位桁に移行前のＰＷＭ出力
の位相を１８０ ’だけシフトさせ、最上位桁への移行
に応じて位相シフトを施していないＰＷＭ出力を取り出
しているので、ＰＷＭ出力の位相変化が防止でき、ディ
ジタルデータの最上位ビットが「１」か「０」かで生じ
ていたＰＷＭ出力端子間の相互干渉によるアナログ変換
出力の不連続性を防止できる。したがって、多数のＰＷ
Ｍ出力を取り出す場合にも、出力の信頼性が高まり、た
とえば、ディジタルサーボ制御などに用いて、その制御
を高精度に行うことができる。
桁上げ、たとえば、最上位桁への転換タイミングを検出
し、そのタイミングの前後のＰＷＭ出力の位相が同一と
なるように、たとえば、最上位桁に移行前のＰＷＭ出力
の位相を１８０ ’だけシフトさせ、最上位桁への移行
に応じて位相シフトを施していないＰＷＭ出力を取り出
しているので、ＰＷＭ出力の位相変化が防止でき、ディ
ジタルデータの最上位ビットが「１」か「０」かで生じ
ていたＰＷＭ出力端子間の相互干渉によるアナログ変換
出力の不連続性を防止できる。したがって、多数のＰＷ
Ｍ出力を取り出す場合にも、出力の信頼性が高まり、た
とえば、ディジタルサーボ制御などに用いて、その制御
を高精度に行うことができる。
第１図はこの発明のＰＷＭ回路の実施例を示すブロック
図、第２図はその動作波形を示す説明図、第３図は従来
のＰＷＭ回路を示すブロック図、第４図はその動作波形
を示す説明図、第５図はディジタル・アナログ変換出力
を示す説明図である。 ３４・・・位相シフト手段としてのシフトレジスタ、３
８．４０・・・出力切換手段としてのアナログスイッチ
。 第２図 第４図 ＠ （Ｐ４） Ｕ（１０００）
図、第２図はその動作波形を示す説明図、第３図は従来
のＰＷＭ回路を示すブロック図、第４図はその動作波形
を示す説明図、第５図はディジタル・アナログ変換出力
を示す説明図である。 ３４・・・位相シフト手段としてのシフトレジスタ、３
８．４０・・・出力切換手段としてのアナログスイッチ
。 第２図 第４図 ＠ （Ｐ４） Ｕ（１０００）
Claims (1)
- Ｎビットのディジタルデータと、このディジタルデータ
のビット数に対応しクロックパルスの周期を基準にして
発生周期が２の冪乗の関係で異なるＮビットのパルスと
を各ビットごとに論理積によってＰＷＭ出力を得るＰＷ
Ｍ回路において、前記ＰＷＭ出力の位相を特定位相だけ
シフトさせる位相シフト手段と、前記ディジタルデータ
の特定ビット出力の検知により前記位相シフト手段から
得られる位相シフトＰＷＭ出力と位相シフトを施さない
ＰＷＭ出力とを選択する出力切換手段とを設置したこと
を特徴とするＰＷＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092915A JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092915A JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251328A true JPS61251328A (ja) | 1986-11-08 |
| JPH0744459B2 JPH0744459B2 (ja) | 1995-05-15 |
Family
ID=14067778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092915A Expired - Fee Related JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744459B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202119A (ja) * | 1987-02-17 | 1988-08-22 | Seiko Epson Corp | パルス発生回路 |
| JPH04373215A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | ディジタル／アナログ変換器 |
| CN100421339C (zh) * | 2005-09-29 | 2008-09-24 | 艾默生网络能源有限公司 | 变换器中移相全桥与pwm全桥的切换控制方法及控制电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799025A (en) * | 1980-12-11 | 1982-06-19 | Sony Corp | D-a converter circuit |
| JPS61188780A (ja) * | 1985-02-18 | 1986-08-22 | Victor Co Of Japan Ltd | 雑音低減装置 |
-
1985
- 1985-04-30 JP JP60092915A patent/JPH0744459B2/ja not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
| JPS5799025A (en) * | 1980-12-11 | 1982-06-19 | Sony Corp | D-a converter circuit |
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| JPH04373215A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | ディジタル／アナログ変換器 |
| CN100421339C (zh) * | 2005-09-29 | 2008-09-24 | 艾默生网络能源有限公司 | 变换器中移相全桥与pwm全桥的切换控制方法及控制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744459B2 (ja) | 1995-05-15 |
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