JPH0744459B2 - Ｐｗｍ回路 - Google Patents
Ｐｗｍ回路Info
- Publication number
- JPH0744459B2 JPH0744459B2 JP60092915A JP9291585A JPH0744459B2 JP H0744459 B2 JPH0744459 B2 JP H0744459B2 JP 60092915 A JP60092915 A JP 60092915A JP 9291585 A JP9291585 A JP 9291585A JP H0744459 B2 JPH0744459 B2 JP H0744459B2
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- JP
- Japan
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- bit
- output
- pwm
- circuit
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数（Ｎ）ビットのディジタルデータに一
定の関係で発生周期が異なるパルスを用いてパルス幅変
調を施すPWM（Pulse Width Modulaion）回路に係り、特
に、ディジタルデータとの関係のPWM出力波形に生じる
位相シフトの補償に関する。
定の関係で発生周期が異なるパルスを用いてパルス幅変
調を施すPWM（Pulse Width Modulaion）回路に係り、特
に、ディジタルデータとの関係のPWM出力波形に生じる
位相シフトの補償に関する。
従来、発明者は、この種のディジタルPWM回路のディジ
タル・アナログ変換回路について提案しており（特開昭
59−148919号）（特願昭58−21459号）、それを第３図
に示す。
タル・アナログ変換回路について提案しており（特開昭
59−148919号）（特願昭58−21459号）、それを第３図
に示す。
第３図に示すように、このPWM回路のディジタル・アナ
ログ変換回路には、入力端子２に加えられたクロッスパ
ルスf1を基準にしてビットパルスを発生するパルス発生
器４、変調信号としてのディジタルデータを発生するデ
ィジタルデータ回路６、ビットパルスとディジタルデー
タとを各ビットごとに突き合わせてPWM信号を得る論理
回路８およびPWM信号をアナログ信号に変換する低域通
過フィルタ10が設置されている。
ログ変換回路には、入力端子２に加えられたクロッスパ
ルスf1を基準にしてビットパルスを発生するパルス発生
器４、変調信号としてのディジタルデータを発生するデ
ィジタルデータ回路６、ビットパルスとディジタルデー
タとを各ビットごとに突き合わせてPWM信号を得る論理
回路８およびPWM信号をアナログ信号に変換する低域通
過フィルタ10が設置されている。
この場合、４ビットのディジタルデータに対応したビッ
トパルスは４ビット構成とされている。したがって、パ
ルス発生器４は、３ビットのバイナリカウンタ12、AND
回路14、16、18、20およびインバータ21で構成されてい
る。すなわち、バイナリカウンタ12は、第４図のＡに示
すクロックパルスf1のパルス幅を基準にしてパルス幅
が、第４図のＢ、Ｃ、Ｄに示すように、２の冪乗（2n:
ただしｎ＝０、１、２・・・）の関係で異なる関係を持
つパルス出力Q1、Q2、Q3を発生し、このため、AND回路1
4、16、18、20で形成されるビットパルスP1、P2、P3、P
4は、第４図のＥ、Ｆ、Ｇ、Ｈに示すように、クロック
パルスf1の周期の２の冪乗（2n:ただしｎ＝０、１、２
・・・）の関係の発生周期を持っている。
トパルスは４ビット構成とされている。したがって、パ
ルス発生器４は、３ビットのバイナリカウンタ12、AND
回路14、16、18、20およびインバータ21で構成されてい
る。すなわち、バイナリカウンタ12は、第４図のＡに示
すクロックパルスf1のパルス幅を基準にしてパルス幅
が、第４図のＢ、Ｃ、Ｄに示すように、２の冪乗（2n:
ただしｎ＝０、１、２・・・）の関係で異なる関係を持
つパルス出力Q1、Q2、Q3を発生し、このため、AND回路1
4、16、18、20で形成されるビットパルスP1、P2、P3、P
4は、第４図のＥ、Ｆ、Ｇ、Ｈに示すように、クロック
パルスf1の周期の２の冪乗（2n:ただしｎ＝０、１、２
・・・）の関係の発生周期を持っている。
この場合、ビットパルスP1はAND条件f1・Q1・Q2・
３、ビットパルスP2はAND条件f1・Q1・２、ビット
パルスP3はAND条件f1・１によって得られ、ビットパ
ルスP4はクロックパルスf1の反転信号である。
３、ビットパルスP2はAND条件f1・Q1・２、ビット
パルスP3はAND条件f1・１によって得られ、ビットパ
ルスP4はクロックパルスf1の反転信号である。
そして、論理回路８には、４ビットのビットパルスと、
ディジタルデータ回路６からたとえば、「0000」ないし
「1111」の４ビットの２進コードからなるディジタルデ
ータが加えられ、これらのディジタルデータおよびビッ
トパルスを各桁同士で突き合わせることから、AND回路2
2、24、26、28が設置され、その出力側にOR回路30が設
置されている。
ディジタルデータ回路６からたとえば、「0000」ないし
「1111」の４ビットの２進コードからなるディジタルデ
ータが加えられ、これらのディジタルデータおよびビッ
トパルスを各桁同士で突き合わせることから、AND回路2
2、24、26、28が設置され、その出力側にOR回路30が設
置されている。
この論理回路８において、４ビットのビットパルスと、
ディジタルデータ「0000」ないし「1000」とが各AND回
路22、24、26、28によって論理積が取られ、第４図のＩ
ないしＵに示すように、ディジタルデータ「0000」ない
し「1000」に対応したPWM出力が得られ、これら各PWM出
力はOR回路30を介して論理回路８から取り出される。
ディジタルデータ「0000」ないし「1000」とが各AND回
路22、24、26、28によって論理積が取られ、第４図のＩ
ないしＵに示すように、ディジタルデータ「0000」ない
し「1000」に対応したPWM出力が得られ、これら各PWM出
力はOR回路30を介して論理回路８から取り出される。
このPWM出力は、低域通過フィルタ10でアナログ信号に
変換された後、出力端子31から取り出される。
変換された後、出力端子31から取り出される。
このようなPWM回路において、第４図のＴおよびＵのデ
ィジタルデータの比較から明らかなように、第４図のＴ
に示すディジタルデータ「0111」から第４図のＵに示す
ディジタルデータ「1000」に変わると、位相が丁度180
゜だけシフトしており、この結果、PWM出力波形もその
データの切り換わりに応じて180゜位相がシフトするこ
とになる。
ィジタルデータの比較から明らかなように、第４図のＴ
に示すディジタルデータ「0111」から第４図のＵに示す
ディジタルデータ「1000」に変わると、位相が丁度180
゜だけシフトしており、この結果、PWM出力波形もその
データの切り換わりに応じて180゜位相がシフトするこ
とになる。
このような関係は、ビット数が増加しても同様であり、
この種のPWM回路を半導体集積回路で構成し、複数のPWM
出力端子が隣接して形成されている場合、その出力端子
の一つが180゜だけ位相変化したPWM出力を発生すると、
その端子の両隣の端子がその影響、即ち出力端子間の相
互干渉により、両隣の端子から出力される最終的なアナ
ログ出力は、第５図に示すように不連続点を生ずるおそ
れがある。
この種のPWM回路を半導体集積回路で構成し、複数のPWM
出力端子が隣接して形成されている場合、その出力端子
の一つが180゜だけ位相変化したPWM出力を発生すると、
その端子の両隣の端子がその影響、即ち出力端子間の相
互干渉により、両隣の端子から出力される最終的なアナ
ログ出力は、第５図に示すように不連続点を生ずるおそ
れがある。
そこでこの発明は、このようなPWM出力の位相シフトを
自己補償し、両隣の端子より出力される最終出力である
デイジタル・アナログ変換出力に不連続点が生じないよ
うするものである。
自己補償し、両隣の端子より出力される最終出力である
デイジタル・アナログ変換出力に不連続点が生じないよ
うするものである。
この発明に係るPWM回路は、第１図に例示するように、
入力クロックパルスを分周して所定周期のクロックパル
スを形成する分周回路と、前記所定周期を基準にして発
生周期が２の冪乗の関係で異なるＮビットのパルスを発
生するビットパルス発生器と、桁数が順次連続的に移行
していくＮビットのディジタルデータを発生するディジ
タルデータ回路と、前記Ｎビットのパルスと前記Ｎビッ
トのディジタルデータとを各ビットごとに突き合わせて
PWM出力を出力する論理回路と、前記PWM出力の位相を前
記所定周期に対応した所定位相シフトさせるシフトレジ
スタと、前記ディジタルデータが最上桁に移行するとき
を検出し、前記最上桁への移行前後のPWM出力の位相が
同一になるようにその移行直前の前記論理回路の出力デ
ータを前記シフトレジスタに入力して前記所定位相シフ
トさせ、そのデータをPWM出力とし、前記最上桁以降の
前記論理回路の出力データを前記シフトレジスタを通過
させずPWM出力として出力する出力切換手段とを有する
ことを特徴とする。
入力クロックパルスを分周して所定周期のクロックパル
スを形成する分周回路と、前記所定周期を基準にして発
生周期が２の冪乗の関係で異なるＮビットのパルスを発
生するビットパルス発生器と、桁数が順次連続的に移行
していくＮビットのディジタルデータを発生するディジ
タルデータ回路と、前記Ｎビットのパルスと前記Ｎビッ
トのディジタルデータとを各ビットごとに突き合わせて
PWM出力を出力する論理回路と、前記PWM出力の位相を前
記所定周期に対応した所定位相シフトさせるシフトレジ
スタと、前記ディジタルデータが最上桁に移行するとき
を検出し、前記最上桁への移行前後のPWM出力の位相が
同一になるようにその移行直前の前記論理回路の出力デ
ータを前記シフトレジスタに入力して前記所定位相シフ
トさせ、そのデータをPWM出力とし、前記最上桁以降の
前記論理回路の出力データを前記シフトレジスタを通過
させずPWM出力として出力する出力切換手段とを有する
ことを特徴とする。
したがって、この発明は、特定ビットの桁上げ、たとえ
ば、最上位桁への転換タイミングを検出し、そのタイミ
ングの前後のPWM出力の位相が同一となるように、たと
えば、最上位桁に移行前のPWM出力の位相を180゜だけシ
フトさせ、最上位桁への移行に応じて位相シフトを施し
ていないPWM出力を取り出し、出力端子間の相互干渉を
起こさないようにしている。
ば、最上位桁への転換タイミングを検出し、そのタイミ
ングの前後のPWM出力の位相が同一となるように、たと
えば、最上位桁に移行前のPWM出力の位相を180゜だけシ
フトさせ、最上位桁への移行に応じて位相シフトを施し
ていないPWM出力を取り出し、出力端子間の相互干渉を
起こさないようにしている。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はこの発明のPWM回路の実施例を示し、第３図に
示すPWM回路と同一部分には同一符号を付してある。
示すPWM回路と同一部分には同一符号を付してある。
第１図に示すように、クロック入力に応動してパルスを
発生するパルス発生器４の入力部には、入力クロックパ
ルスf0を分周（1/2）してクロックパルスf1を形成する
分周回路32が設置されている。この分周回路32は、たと
えば、Ｔ−フリップフロップ回路33（以下Ｔ−Ｆ・Ｆ回
路33という）で構成され、入力端子２に加えられたクロ
ックパルスf0（＝2f1）が入力端子Ｔに加えられ、その
非反転出力Ｑによって得られたクロックパルスf1が、パ
ルス発生器４のバイナリカウンタ12に加えられている。
発生するパルス発生器４の入力部には、入力クロックパ
ルスf0を分周（1/2）してクロックパルスf1を形成する
分周回路32が設置されている。この分周回路32は、たと
えば、Ｔ−フリップフロップ回路33（以下Ｔ−Ｆ・Ｆ回
路33という）で構成され、入力端子２に加えられたクロ
ックパルスf0（＝2f1）が入力端子Ｔに加えられ、その
非反転出力Ｑによって得られたクロックパルスf1が、パ
ルス発生器４のバイナリカウンタ12に加えられている。
このPWM回路の出力部には、論理回路８から得られるPWM
出力の位相を特定位相たとえば、180゜だけシフトさせ
る位相シフト手段としてシフトレジスタ34が設置されて
いる。この実施例の場合、シフトレジスタ34はＤ−フリ
ップフロップ回路36（以下Ｄ−Ｆ・Ｆ回路36という）で
構成され、このＤ−Ｆ・Ｆ回路36のデータ入力ＤにPWM
出力が加えられ、クロック入力ＣにＴ−Ｆ・Ｆ回路33の
反転出力で得られたクロックパルスf1が加えられてい
る。
出力の位相を特定位相たとえば、180゜だけシフトさせ
る位相シフト手段としてシフトレジスタ34が設置されて
いる。この実施例の場合、シフトレジスタ34はＤ−フリ
ップフロップ回路36（以下Ｄ−Ｆ・Ｆ回路36という）で
構成され、このＤ−Ｆ・Ｆ回路36のデータ入力ＤにPWM
出力が加えられ、クロック入力ＣにＴ−Ｆ・Ｆ回路33の
反転出力で得られたクロックパルスf1が加えられてい
る。
Ｄ−Ｆ・Ｆ回路36の非反転出力Ｑで与えられる位相シフ
トPWM出力と、OR回路30の出力によって得られる位相シ
フトを施していないPWM出力とを、ディジタルデータの
特定ビットの到来、この実施例では、ディジタルデータ
の最上位ビットMSBに「１」が立つことを検知して切り
換える出力切換手段として第１および第２のアナログス
イッチ38、40が設けられている。すなわち、アナログス
イッチ38は論理回路８からのPWM出力の通過または遮
断、アナログスイッチ40はＤ−Ｆ・Ｆ回路36で得られる
位相シフトPWM出力の通過または遮断をそれぞれ行うも
のであり、アナログスイッチ38の非反転入力およびアナ
ログスイッチ40の反転入力には、ディジタルデータ回路
６からの最上位ビットMSBの出力が加えれら、アナログ
スイッチ38の反転入力およびアナログスイッチ40の非反
転入力に最上位ビットMSBの出力をインバータ42で反転
させて加えている。
トPWM出力と、OR回路30の出力によって得られる位相シ
フトを施していないPWM出力とを、ディジタルデータの
特定ビットの到来、この実施例では、ディジタルデータ
の最上位ビットMSBに「１」が立つことを検知して切り
換える出力切換手段として第１および第２のアナログス
イッチ38、40が設けられている。すなわち、アナログス
イッチ38は論理回路８からのPWM出力の通過または遮
断、アナログスイッチ40はＤ−Ｆ・Ｆ回路36で得られる
位相シフトPWM出力の通過または遮断をそれぞれ行うも
のであり、アナログスイッチ38の非反転入力およびアナ
ログスイッチ40の反転入力には、ディジタルデータ回路
６からの最上位ビットMSBの出力が加えれら、アナログ
スイッチ38の反転入力およびアナログスイッチ40の非反
転入力に最上位ビットMSBの出力をインバータ42で反転
させて加えている。
そして、アナログスイッチ38、40から選択的に得られた
PWM出力あるいはその位相シフトPWM出力は、波形整形回
路43に加えられて出力端子44から取り出される。この実
施例の波形整形回路43は、Ｄ−Ｆ・Ｆ回路46で構成さ
れ、そのデータ入力ＤにPWM出力または位相シフトPWM出
力が加えられ、そのクロック入力ＣにはＴ−Ｆ・Ｆ回路
33の反転出力からクロックパルスf1が加えられてい
る。
PWM出力あるいはその位相シフトPWM出力は、波形整形回
路43に加えられて出力端子44から取り出される。この実
施例の波形整形回路43は、Ｄ−Ｆ・Ｆ回路46で構成さ
れ、そのデータ入力ＤにPWM出力または位相シフトPWM出
力が加えられ、そのクロック入力ＣにはＴ−Ｆ・Ｆ回路
33の反転出力からクロックパルスf1が加えられてい
る。
以上の構成に基づき、その動作を説明する。
パルス発生器４および論理回路８の動作は、第３図につ
いて説明したとおりであり、論理回路８のOR回路30に
は、たとえば、ディジタルデータ「0000」ないし「100
0」と、ビットパルスとによって、第４図のＩないしＵ
に示すようなPWM出力が得られる。
いて説明したとおりであり、論理回路８のOR回路30に
は、たとえば、ディジタルデータ「0000」ないし「100
0」と、ビットパルスとによって、第４図のＩないしＵ
に示すようなPWM出力が得られる。
ディジタルデータの最上位ビットMSBが「０」である場
合、アナログスイッチ38は非導通状態、アナログスイッ
チ40は導通状態となる。この場合、論理回路８のPWM出
力に、Ｄ−Ｆ・Ｆ回路36で180゜の位相シフトを施した
位相シフトPWM出力のみが、アナログスイッチ40を介し
て取り出され、Ｄ−Ｆ・Ｆ回路46を介して波形整形され
た後、出力端子44から取り出される。
合、アナログスイッチ38は非導通状態、アナログスイッ
チ40は導通状態となる。この場合、論理回路８のPWM出
力に、Ｄ−Ｆ・Ｆ回路36で180゜の位相シフトを施した
位相シフトPWM出力のみが、アナログスイッチ40を介し
て取り出され、Ｄ−Ｆ・Ｆ回路46を介して波形整形され
た後、出力端子44から取り出される。
また、ディジタルデータの最上位ビットMSBに「１」が
立った場合、アナログスイッチ38が導通状態、アナログ
スイッチ40が非導通状態となる。この場合には、論理回
路８のPWM出力のみが、アナログスイッチ38を介して取
り出され、同様に波形整形された後、出力端子44から取
り出される。
立った場合、アナログスイッチ38が導通状態、アナログ
スイッチ40が非導通状態となる。この場合には、論理回
路８のPWM出力のみが、アナログスイッチ38を介して取
り出され、同様に波形整形された後、出力端子44から取
り出される。
第２図はクロックパルスおよびPWM出力を示しており、
Ｖはクロックパルスf1、Ｗはディジタルデータ「0111」
に対応するPWM出力、Ｘはディジタルデータ「1000」に
対応するPWM出力を示す。
Ｖはクロックパルスf1、Ｗはディジタルデータ「0111」
に対応するPWM出力、Ｘはディジタルデータ「1000」に
対応するPWM出力を示す。
そこで、第２図のＹに示すように、最上位ビットMSBが
「０」の場合のディジタルデータ、たとえば、「0111」
に180゜の位相シフトΔPdを施すことにより、第２図の
Ｘに示すPWM出力との位相シフトと同様になり、最上位
ビットMSBが「０」から「１」、「１」から「０」への
転換時のPWM出力の位相変位が防止される。
「０」の場合のディジタルデータ、たとえば、「0111」
に180゜の位相シフトΔPdを施すことにより、第２図の
Ｘに示すPWM出力との位相シフトと同様になり、最上位
ビットMSBが「０」から「１」、「１」から「０」への
転換時のPWM出力の位相変位が防止される。
なお、実施例では、４ビットのビットパルスおよびディ
ジタルデータを例に取って説明したが、この発明は、５
ビット以上のビットパルスおよびディジタルデータを扱
う場合にも同様に適応できることは言うまでもない。
ジタルデータを例に取って説明したが、この発明は、５
ビット以上のビットパルスおよびディジタルデータを扱
う場合にも同様に適応できることは言うまでもない。
以上説明したように、この発明によれば、特定ビットの
桁上げ、たとえば、最上位桁への転換タイミングを検出
し、そのタイミングの前後のPWM出力の位相が同一とな
るように、たとえば、最上位桁に移行前のPWM出力の位
相を180゜だけシフトさせ、最上位桁への移行に応じて
位相シフトを施していないPWM出力を取り出しているの
で、PWM出力の位相変化を防止でき、ディジタルデータ
の最上位ビットが「１」か「０」かで生じていた、PWM
出力端子間、即ち位相が変化した端子とその両隣の端子
との間の相互干渉によるアナログ変換出力の不連続性を
防止できる。
桁上げ、たとえば、最上位桁への転換タイミングを検出
し、そのタイミングの前後のPWM出力の位相が同一とな
るように、たとえば、最上位桁に移行前のPWM出力の位
相を180゜だけシフトさせ、最上位桁への移行に応じて
位相シフトを施していないPWM出力を取り出しているの
で、PWM出力の位相変化を防止でき、ディジタルデータ
の最上位ビットが「１」か「０」かで生じていた、PWM
出力端子間、即ち位相が変化した端子とその両隣の端子
との間の相互干渉によるアナログ変換出力の不連続性を
防止できる。
第１図はこの発明のPWM回路の実施例を示すブロック
図、第２図はその動作波形を示す説明図、第３図は従来
のPWM回路を示すブロック図、第４図はその動作波形を
示す説明図、第５図はディジタル・アナログ変換出力を
示す説明図である。 34……位相シフト手段としてのシフトレジスタ、38、40
……出力切換手段としてのアナログスイッチ。
図、第２図はその動作波形を示す説明図、第３図は従来
のPWM回路を示すブロック図、第４図はその動作波形を
示す説明図、第５図はディジタル・アナログ変換出力を
示す説明図である。 34……位相シフト手段としてのシフトレジスタ、38、40
……出力切換手段としてのアナログスイッチ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−99025（ＪＰ，Ａ) 特開 昭57−178418（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力クロックパルスを分周して所定周期の
クロックパルスを形成する分周回路と、 前記所定周期を基準にして発生周期が２の冪乗の関係で
異なるＮビットのパルスを発生するビットパルス発生器
と、 桁数が順次連続的に移行していくＮビットのディジタル
データを発生するディジタルデータ回路と、 前記Ｎビットのパルスと前記Ｎビットのディジタルデー
タとを各ビットごとに突き合わせてPWM出力を出力する
論理回路と、 前記PWM出力の位相を前記所定周期に対応した所定位相
シフトさせるシフトレジスタと、 前記ディジタルデータが最上桁に移行するときを検出
し、前記最上桁への移行前後のPWM出力の位相が同一に
なるようにその移行直前の前記論理回路の出力データを
前記シフトレジスタに入力して前記所定位相シフトさ
せ、そのデータをPWM出力とし、前記最上桁以降の前記
論理回路の出力データを前記シフトレジスタを通過させ
ずにPWM出力として出力する出力切換手段とを有するこ
とを特徴とするPWM回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092915A JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092915A JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251328A JPS61251328A (ja) | 1986-11-08 |
| JPH0744459B2 true JPH0744459B2 (ja) | 1995-05-15 |
Family
ID=14067778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092915A Expired - Fee Related JPH0744459B2 (ja) | 1985-04-30 | 1985-04-30 | Ｐｗｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744459B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2534487B2 (ja) * | 1987-02-17 | 1996-09-18 | セイコーエプソン株式会社 | パルス発生回路 |
| JPH04373215A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | ディジタル／アナログ変換器 |
| CN100421339C (zh) * | 2005-09-29 | 2008-09-24 | 艾默生网络能源有限公司 | 变换器中移相全桥与pwm全桥的切换控制方法及控制电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799025A (en) * | 1980-12-11 | 1982-06-19 | Sony Corp | D-a converter circuit |
| JPS61188780A (ja) * | 1985-02-18 | 1986-08-22 | Victor Co Of Japan Ltd | 雑音低減装置 |
-
1985
- 1985-04-30 JP JP60092915A patent/JPH0744459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61251328A (ja) | 1986-11-08 |
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