SU1206770A1 - Устройство дл делени в избыточном коде - Google Patents

Description

вани  частного и через элемент задержки с вторым входом узла формировани  частного, третий вход которого соединен с первыми входами первого элемента И и второго злемен- та ИЛИ, вторым входом первого элемента ИЛИ, выходом схемы сравнени  с нулем и через первьй элемент НЕ с первыми входами второго и третьего элементов И, выходы которых соединены соответственно с информационными входами первого и второго триггеров, тактовые входы которых соединены с тактовым входом устройства, единич ный выход первого триггера соединен с четвертым входом узла формировани  частного, первым входом третьего элемента ИЛИ, первым входом четвертого элемента И, вторым входом треть его элемента И и первым управл ющим входом коммутатора, нулевой выход первого триггера соединен с вторым входом второго элемента И, третий вход которого соединен с первым выходом второго триггера и вторым входом первого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом записи третьего регистра, выход которого соединен с информационным входом второго сумматора , выход которого соединен с информационным входом четвертого регистра, вход сдвига которого соединен с выходом второго элемента ИЛИ второй вход которого соединен с единичным выходом второго триггера, выходы элементы задержки и первого элемента ИЛИ соединены соответственно с вторым и третьим входами четвертого элемента И, выход которого соединен с входом переноса второго сумматора, выход первого элемента НЕ соединен с вторыми входами п того

1206770 . .

и шестого элементов И и первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с нулевым выходом первого триггера и вторым управл ющим входом коммутатора, выход знакового разр да первого регистра соединен с вторым входом схемы сравнени  знаков , выход которой соединен с третьим входом п того элемента И и через второй элемент задержки - с третьим входом шестого элемента И, выход которого и выход п того элемента И соединены соответственно с входами запрещени  и разрешени  преобразовани  преобразовател  пр мого кода в обратный, выход п того элемента И соединен с входом переноса первого сумматора.

2. Устройство по п. 1, отличающеес  тем, что узел формировани  частного содержит два элемента НЕ и три элемента И, причем первый, второй, третий и четвертый входы узла формировани  частного соединены соответственно с входом первого элемента НЕ, первым входом первого элемента. И, первым входом второго элемента И и вторым входом первого элемента И, третий вход которого соединен с выходом второго элемента НЕ и первым входом третьего элемента И, второй вход которого , соединен с вторыми входами второго и первого элементов И, четвертый вход которого соединен с выходом первого элемента НЕ, вход которого соединен с третьим входом второго элемента И, вход второго элемента НЕ соединен с третьим входом узла формировани  частного, выход, которого соединен -с выходами первого, второго и третьего элементов И,

Изобретение относитс  к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных процессоров.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

.На фиг. 1 представлена схема устройства дл  делени  в избыточном коде; на фиг. 2 - схема узла формировани  знака; на фиг. 3 - схема узла формировани  частного.

Устройство дл  делени  в избыточном коде содержит первый регистр 1, вход 2 делител  устройства, блок 3 умножени  на два, коммутатор 4, преобразователь 5 пр мого кода в обратньш код, первый сумматор 6, второй регистр 7, вход 8 делимого устройства, схему 9 сравнени  с нулем , узел 10 формировани  знака, элемент ИЛИ 11, элемент 12 задержки узел 13 формировани  частного, схему 14 сравнени  знаков, третий регистр 15, второй сумматор 16, четвертьй регистр 17, элемент И 18, элемент ИЖ 19, элемент НЕ 20, элементы И 21 и 22, триггеры 23 и 24, элементы И 25 - 27, элемент ИЛИ 28, элемент НЕ 29, элемент И 30 и выходы 31 и 32 устройства .

Узел 10 формировани  знака содержит разр ды входа 33-39, элементы НЕ 40-43, элементы И 44 и 45, элементы ИЛИ 46 и 47, выход 48. Узел 13 формировани  частного содержит элемент НЕ 49, элементы И 50 52, элементы НЕ 53, входы 54-57 и выход 58.

Устройство дл  делени  в избыточном коде работает следующим образом .

С входа 2 нормализованньй делитель записываетс  в регистр 1, с входа 8 делимое записываетс  в регистр 7. Делимое и делитель представлены в избыточном четверичном коде, цифры которого кодируютс  следующим образом

0-000 +3-011 +1-001 - 1 - 111 +2-010 - 2 - 110

То есть одна четверична  цифра представл етс  в виде триады, старший разр д которой кодирует знак цифры, два последующих - саму цифру

С выхода регистра 1 делитель поступает на вход блока 3 умножени  на два, который формирует удвоенное значение делител . Блок 3 представл ет собой комбинационное устройств состо щее из однотипных блоков-триад

Делитель из регистра 1 и удвоенный делитель из блока 3 поступают на информационные входы коммутатора 4. С выхода коммутатора 4 данные поступают на информахщонный вход

06770

преобразовател  5 в обратный код, который в зависимости от значени  управл ющих входов либо пропускает данные без изменени , либо формирует

5 на выходе инверсию входного избыточного четверичного кода. С выхода преобразовател  5 данные поступают в первый сумматор 6, где суммируютс  с содержимым регистра 7. Разр ды

10 трех старших триад регистра 7 поступают на вход узла 10 формировани  знака, где формируетс  знак ЗН, кото- рьш совместно со знаком делител  поступает на входы схемы 14 сравне15 ни  знаков, где происходит их срав- . нение.

Выходы значащих разр дов трех старших триад регистра 7 поступают на вход схемы 9 сравнени  с нулем,

20 сигнал Рд с выхода которой совместно с сигналом с выхода схемы 14 сравнени  знаков управл ет передачей данных через преобразователь 5. На выходе элемента И 25 формируетс 

25 сигнал переноса ПР, если значение триггера 21 равно единице, а также равны единице задержанньш на один цикл на элементе 12 задержки знак ЗНЗ и значение с выхода элемен3Q та ИЛИ 11, на который поступает

знак и сигнал с выхода схемы 9 сравнени  с нулем.

Выходы узла 10 формировани  знака, элемента 12 задержки, схемы 9 сравнени  с нулем и единичного выхода триггера 23 соединены с входами узла 13 формировани  частного. Если обозначить разр ды формируемой триады частного Z. , , Z ,

35

40

45

50

то

Z. PO-3H .ЗНЗ-t, ;

PO 3H-t, ;

РО.г,.

Сформированна  триада частного поступает на входы одноразр дного четверичного (трехразр дного двоичного ) регистра 15. Управление записью производитс  элементом ИЛИ 28. С входом регистра 15 триада частного поступает на сумматор 16, где складываетс  с переносом с выхода элемента И 25.

Полностью сформированна  триада частного поступает на вход (п-1)- разр дного регистра 17 и записываетс  в него при сдвиге. Сдвиг в регистре 17 производитс  одновременно со сдвигом остатка в регистре. 7. Управ

ление сдвигом в регистрах 7 и 17 призводитс  сигналом, формируемым на выходе элемента ИЛИ 19.

Рассмотрим выполнение текущего цикла делени . Триггеры 23 и 24 наход тс  в нуле. В регистре 7 находис  очередной остаток. Если три старших разр да остатка равны нулю, на выходе схемы 9 сравнени  с нулём возникает единичный сигнал. Инверси  этого сигнала с выхода элемента НЕ 20 поступает на элементы И 21 и 22, и триггеры 23 и 24 остаютс  в нулевом состо нии.

Узел 13 формировани  частного сформирует код 000, которьш запишетс  в регистр 15. Элементы ИЛИ 11 и И 25 сформируют перенос, равный нулю.

Предыдуща  цифра частного, сложенна  в сумматоре 16 переноса с переносом равным нулю, запишетс  в регистр 17. Содержимое регистров 17 и 7 сдвинетс  на один четверичный разр д в сторону старших разр дов. На этом цикл операции делени  завершаетс . Длительность

цикла - один такт. i

Если три старших разр да остатка не равны нулю, то , На управл ющем входе коммутатора 4 возникае сигнал, сформированный элементом И 30, и коммутатор 4 пропускает значение делител . Преобразователь 5 присваивает этому значению .знак, противоположный остатку, и пересылает удвоенньм делитель в сумматор 6, где удвоенный делитель вычитаетс  из остатка. Сформиро- ванна  в сумматоре 6 разность Р1 записываетс  в регистр 7. В конце такта в триггер 23 записываетс  единица, триггер 24 остаетс  в нулевом состо нии.

Второй такт. Схема 9 сравнени  с нулем анализирует три старших разр да разности Р1. .

Возможны два случа .

Первый случай - три старших разр да Р1 равны нулю. Узел 13 формировани  частного анализирует знак, остатка Oj, хранимый в элементе 12 задержки. Если , формируетс 

разр д частного , который записываетс  в регистр 15. Если , узел формировани  частного формирует , формируетс  . Перенос ПР поступает в сумматор 16. В конце второго такта содержимое регистров 7 и 17. сдвигаетс , триггеры 24 и 23 обнул ютс . Цикл делени  закончен . Длительность цикла - два такта.

Второй случай - три старших разр да Р1 не равны нулю. Формируетс  . частное и перенос в соответствии с таблицей. Как и в предьщущем случае частное записываетс  в регистр 15, перенос поступает в сумматор 16. Одновременно с единичного выхода триггера 23 поступает сигнал на управл ющий вход коммутатора 4, . который пропускает на значение делител .

В преобразователе 5 делителю присваиваетс  знак, обратный разнос- ти Р, и в Сумматоре сформируетс  разность Р2, котора  в конце такта запишетс  в регистр 7. В конце такта тригтер 23 обнулитс , в триггер 24 запишетс  единица.

Третий такт. Производитс  сдвиг в регистрах 7 и 17, триггеры 23 и 24 обнул ютс . Цикл делени  закончен. Длительность дикла - три такта.

Быстродействие предлагаемого устройства существенно выше, чем быстродействие известного устройст- ва.

Claims (2)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ В ИЗБЫТОЧНОМ КОДЕ, содержащее четыре регистра, первый сумматор, узел формирования частного, схему сравнения с нулем, схему сравнения знаков, причем входы делителя и делимого устройства соединены соответственно с информационным входом первого регистра и первым информационным входом второго регистра, выход первого сумматора соединен с вторым информационным входом второго регистра, вькод узла формирования частного соединен с информационным входом третьего регистра, выход которого и выход четвертого регистра являются выходами устройства, вход сдвига второго регистра соединен с входом сдвига четвертого регистра, выходы трех старших четверичных разрядов второго регистра соединены с входом схемы сравнения с нулем, отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит коммутатор, преобразователь прямого кода в обратный, блок умножения на два, второй сумматор, два триггера, два элемента НЕ, семь элементов И, элемент задержки, три элемента ИЛИ и узел формирования знака, содержащий четыре элемента НЕ, два элемента И и два элемента ИЛИ, причем выход первого регистра соединен с первым информационным входом коммутатора и через блок умножения на два с вторым информационным входом коммутатора, выход которого соединен с информационным входом преобразователя прямого кода в обратный, выход которого соединен с первым информационным входом первого сумматора, второй информационный вход которого соединен с выходом второго регистра, выходы двух старших четверичных разрядов и знаковый разряд третьего четверичного разряда соединены соответственно с первьм входом первого элемента ИЛИ, входами первого И второго элементов НЕ, первым входом вто- с рого элемента ИЛИ, входами третьего и четвертого элементов НЕ и первым входом первого элемента И узла формирования знака, в котором выходы третьего и четвертого элементов НЕ соединены соответственно с вторым и третьим входами первого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого и выходы первого

н второго элементов НЕ соединены соответственно с первого по третий входами второго элемента И, выход которого соединен с вторым входом первого элемента иди узла формирования знака, выход которого соединен с первым входом схемы сравнения знаков, первым входом первого элемента ИЛИ, первым входом узла формирот?

1206770

1206770

вания частного и через элемент за- * держки с вторым входом узла формирования частного, третий вход которого соединен с первыми входами первого элемента И и второго элемента ИЛИ, вторым входом первого элемента ИЛИ, выходом схемы сравнения с нулем и через первый элемент НЕ с первыми входами второго и третьего элементов И, выходы которых соединены соответственно с информационными входами первого и второго триггеров, тактовые входы которых соединены с тактовым входом устройства, единичный выход первого триггера соединен с четвертым входом узла формирования частного, первым входом третьего элемента ИЛИ, первым входом четвертого элемента И, вторым входом третьего элемента И и первым управляющим входом коммутатора, нулевой выход первого триггера соединен с вторым входом второго элемента И, третий вход которого соединен с первым выходом второго триггера и вторым входом первого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом записи третьего регистра, выход которого соединен с информационным входом второго сумматора, выход которого соединен с информационным входом четвертого регистра, вход сдвига которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с единичным выходом второго триггера, выходы элементы задержки и первого элемента ИЛИ соединены соответственно с вторым и третьим входами четвертого элемента И, выход которого соединен с входом переноса второго сумматора, выход первого элемента НЕ соединен с вторыми входами пятого

и шестого элементов И и первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с нулевым выходом первого триггера и вторым управляющим входом коммутатора, выход знакового разряда первого регистра соединен с вторым входом схемы сравнения знаков, выход которой соединен с третьим входом пятого элемента И и через второй элемент задержки - с третьим входом шестого элемента И, выход которого и выход пятого элемента И соединены соответственно с входами запрещения и разрешения преобразования преобразователя прямого кода в обратный, выход пятого элемента И соединен с входом переноса первого сумматора.

2. Устройство по π. 1, отличающееся тем, что узел формирования частного содержит два элемента НЕ и три элемента И, причем первый, второй, третий и четвертый входы узла формирования частного соединены соответственно с входом первого элемента НЕ, первым входом первого элемента. И, первым входом второго элемента И и вторым входом первого элемента И, третий вход кото· рого соединен с выходом второго элемента НЕ и первым входом третьего элемента И, второй вход которого соединен с вторыми входами второго и первого элементов И, четвертый вход которого соединен с выходом первого элемента НЕ, вход которого соединен с третьим входом второго элемента И, вход второго элемента НЕ соединен с третьим входом узла формирования частного, выход, которого соединен -с выходами первого, второго и третьего элементов И.

1