SU1728858A1 - Устройство дл умножени элементов конечного пол GF(2 @ ) при м @ 3 - Google Patents

Abstract

Изобретение относитс  к специализированным устройствам вычислительной техники и может быть использовано в кодирующих и декодирующих устройствах, работающих с элементами конечных полей полиномов GF(2m) при m S 3, например в устройствах системы компакт-диск. Цель изобретени  - сокращение аппаратурных затрат. Устройство умножени  элементов конечного пол  GF(2m) состоит из первого и второго регистров с D-триггерами, третьего регистра с RS-триггерами, группы блоков матричного преобразовани , первого и второго пультиплексоров, группы блоков элементов И, блока сумматоров по модулю два и блока управлени , который состоит из элемента НЕ, двух двухвходовых элементов и элемента ИЛИ-НЕ, D-триггера, элемента И, 1од2т +1)-разр дного двоичного счетчика и элемента ИЛИ. 1 з.п. ф-лы, 9 ил. сл с

Description

Изобретение относитс  к специализированным устройствам вычислительной техники и может использоватьс  в кодирующих и декодирующих устройствах, работающих с элементами конечных полей полиномов GF(2m) при m 3, например в устройствах системы компакт-диск.

Известны устройства делени  полиномов над конечными пол ми GF(2m), содержащее два блока логарифмировани , блок вычитани  и блок антилогарифмировани , причем входы блоков логарифмировани   вл ютс  входами коэффициентов полиномов-сомножителей , выходы блоков логарифмировани  подсоединены к двум группам входов блока вычитани  соответственно , выход которого подсоединен к входу блока антилогарифмировани , выходы которого  вл ютс  выходами коэффициентов

полинома-произведени  соответственно, При замене в таких устройствах блока вычитани  блоком суммировани  устройства делени  преобразуютс  в устройства умножени  двух полиномов над конечными пол ми GF(2m).

Недостатками таких устройств  вл ютс  их больша  сложность реализации и большие аппаратурные затраты при m 4.

Известно устройство дл  делени  элементов пол  Галуа, содержащее первый и второй сдвиговые регистры, один элемент И, один элемент ИЛИ-НЕ, декодер, кодер и умножитель, причем, информационные входы первого и второго сдвиговых регистров  вл ютс  входами устройства коэффициентов полинома-делител  и полинома-делимого соответственно, выходы подсоединены к входам декодера и к первой группе входов

GO 00 СЛ

умножител  соответственно, а тактовые входы объединены и подсоединены к выходу элемента И, первый вход которого  вл етс  тактовым входом устройства, а второй вход подсоединен к выходу элемента ИЛИ- НЕ, входы которого объединены с второй группой входов умножител  и подсоединены к выходам кодера, входы которого подсоединены к выходам декодера, при этом выходы умножител   вл ютс  выходами коэффициентов результирующего полинома.

В этом устройстве производитс  операци  умножени  элементов конечного пол , а дл  выполнени  операции делени  элементов пол  Галуа производитс  предварительное определение обратного элемента дл  полинома-делител  при помощи декодера и кодера, содержащее ПЗУ каждый.

Недостатком такого устройства  вл ютс  его большие аппаратурные затраты.

Цель изобретени  - сокращение аппаратурных затрат.

Дл  достижени  поставленной цели в устройстве умножени  элементов конечного пол  GF(2 ) при m 3, содержащем три регистра, два мультиплексора, группу блоков матричного преобразовани , группу блоков элементов И, блок сумматоров по модулю два и блок управлени , причем выходы блоков матричного преобразовани  группы соединены соответственно с первыми входами блоков элементов И группы, выходы которых соединены с соответствующими входами сумматоров по модулю два блока, информационные входы первой и второй групп устройства соединены соответственно с информационными входами первой и второй групп первого мультиплексора, выходы первого регистра соединены с соответствующими входами блоков матричного преобразовани , первый и второй входы блока управлени  соединены соответственно с входами Обращение и тактовым входом устройства, выход Готовность которого соединен с первым выходом блока управлени , информационные входы первой группы устройства соединены с соответствующими установочными входами первого и второго регистров, выходы первого мультиплексора соединены соот- ветственносустановочными входами третьего регистра, выходы которого соединены соответственно с информационными входами первой группы второго мультиплексора, информационные входы второй группы которого соединены соответственно с выхода- ми второго регистра, а выходы соответственно с вторыми входами блоков элементов И группы, выходы сумматоров по модулю два блока соединены соответственно с информационными входами первого и третьего регистров и выходами результата устройства, вход сброса которого соединен с входами сброса первого и третьего регист- ров и третьим входом блока управлени , первый вход которого соединен с первым управл ющим входом первого мультиплексора , второй управл ющий вход которого соединен с вторым входом блока управле0 ни , третий выход которого соединен с тактовыми входами первого и третьего регистров, четвертый, п тый, шестой и седьмой выходы блока управлени  соединены соответственно с входом сброса второго ре5 гистра, первым и вторым управл ющими входами второго мультиплексора и выходом Зан т устройства.

При этом блок управлени  содержит элемент ИЛИ, элемент И, три элемента

0 ИЛИ-НЕ, D-триггер, (1од2т +1)-разр дный двоичный счетчик (где Jlogamf - ближайшее целое большее к logam число, если fog2m - нецелое) и элемент НЕ, вход которого соединен с первым входом блока управлени  и

5 первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединён с входом сброса D-тригге- ра, выходом элемента ИЛИ и четвертым

0 выходом блока управлени , второй вход которого соединен с тактовым входом D-триг- гера и первым входом элемента И, второй вход которого соединен с выходом D-триг- гера, информационный вход которого сое5 динен с выходом второго элемента ИЛИ-НЕ, вторым входом первого элемента ИЛИ-НЕ и седьмым выходом блока управлени , третий вход которого соединен с первым входом элемента ИЛИ и входом

0 установки в нуль (1од2т +1)-разр дного двоичного счетчика, счетный вход которого соединен с выходом элемента И и третьим выходом блока управлени , второй выход которого соединен с выходом элемента НЕ,

5 а четвертый и п тый выходы - соответственно с пр мым и инверсным выходами младшего разр да (1од2Гп +1)-разр дного двоичного счетчика, пр мые выходы Qlog2mD старших разр дов которого соеди0 нены с соответствующими входами третьего элемента ИЛИ-НЕ, выход которого соединен с шестым выходом блока управлени  и вторым входом элемента ИЛИ.

На фиг.1 изображена структурна  блок5 схема устройства умножени  над полем GF(2m); на фиг.2 - структурна  схема регистра с D-триггерами; на фиг.З - структурна  схема регистра с RS-триггерами; на фиг.4 - структурна  схема мультиплексора; на фиг.5 - структурна  схема блока управлени ; на фиг.б - структурна  схема двоичного счетчика блока управлени ; на фиг.7 - структурна  схема 1од2т -входового элемента ИЛИ-НЕ блока управлени ; на фиг.8 - временные диаграммы работы блока уп- равлени ; на фиг.9 - временные диаграммы работы устройства умножени  над полем GF(2m) при выполнении им операции обращени  элемента пол  при m 3.

Устройство умножени  над полем GF(2m) (фиг.1) состоит из первого и второго регистров 1i и 12 с D-триггерами, третьего регистра 2 с RS-триггерами, одной группы 3 блоков матричного преобразовани , первого и второго мультиплексоров 4i и 42 с двум  группами информационных входов каждый, одной группы 5 блоков элементов И, одного блока б сумматоров по модулю два и блока 7 управлени , причем m установочных входов первого регистра 1i  вл ютс  одно- именными m входами первой группы информационных входов устройства и объединены с одноименными m входами первой группы информационных входов первого мультиплексора 4i и с m информа- ционными входами регистра 2, m пр мых выходов первого регистра 11 подсоединены к одноименным m входам группы 3 блоков матричного преобразовани , т2 выходов которого подсоединены к соответствующим т2 входов первой группы входов группы 5 блоков элементов И, т2 выходов которой подсоединены к соответствующим m входам блока 6 сумматоров по модулю два, m выходов которого  вл ютс  одноименным m информационными выходами устройства и подсоединены к одноименным объединенным m информационным входам первого и второго регистров 11 и 12, при этом m входов второй группы информационных входов первого мультиплексора 4i  вл ютс  одноименными m входами второй группы информационных входов устройства, m выходов первого мультиплексора 4i подсоединены к одноименным m установочным входам вто- рого регистра 1а, m выходов которого подсоединены к одноименным m входам первой группы информационных входов второго мультиплексора 42, m входов второй группы информационных входов кото- рого подсоединены к одноименным m выходам регистра 2, a m выходов второго мультиплексора 42 подсоединены к одноименным m входам второй группы входов группы 5 блоков элементов И, причем m выходов блока 6 сумматоров по модулю два объединены с одноименными m информационными входами первого и второго регистров 1i и 12 и  вл ютс  одноименными m информационными выходами устройства,

при этом первый и второй входы блока 7 управлени ,  вл ющиес  соответственно входами Обращение и Исходное состо ние устройства, подсоединены к первому управл ющему входу первого мультиплексора 4i и к объединенным входам сброса в нулевое состо ние первого и второго регистров 11 и 12, а третий вход блока 7 управлени   вл етс  тактовым входом устройства, при этом с первого по п тый выходы блока 7 управлени  подсоединены к второму управл ющему входу первого мультиплексора 4i, к объединенным тактовым входам первого и второго регистров 11 и 12, к входу сброса в нулевое состо ние регистра 2, к первому и к второму управл ющим входам второго мультиплексора 42 соответственно, а шестой и седьмой выходы блока 7 управлени  -  вл ютс  выходами Готов и Зан т устройства . Регистр 11 (12) (фиг.2) состоит из m D-триггеров 8, причем входы установки в единичное состо ние и информационные входы всех m D-триггеров 8  вл ютс  одноименными с пор дковыми номерами D- триггеров 8 m установочными и гг. информационными входами регистра 11 (1a) соответственно, пр мые выходы D-триггеров 8  вл ютс  одноименными с пор дковыми номерами D-триггеров 8 m выходами регистра 1i(l2), при этом объединенные тактовые входы всех m D-триггеров 8  вл ютс  тактовым входом регистра 1i (1.2), а объединенные входы сброса в нулевое состо ние всех m D-триггеров  вл ютс  входом сброса в нулевое состо ние регистра 1i (12).

Регистр 2 (фиг.З) состоит из m RS-тригге- ров 9, причем входы установки в единичное состо ние всех m RS-триггеров 9  вл ютс  одноименными с пор дковыми номерами RS- триггеров 9 m установочными входами регистра 2, а объединенные входы сброса всех RS-триггеров 9  вл ютс  входом сброса в нулевое состо ние регистра 2.

Мультиплексор 4i (42)(фиг.4) состоит из 2т двухвходовых элементов И 10 и m двух- входовых элементов ИЛИ 11, причем первые входы первых по пор дку счета m двухвходовых элементов И 10  вл ютс  одноименными с пор дковыми номерами двухвходовых элементов И 10 m входами первой группы информационных входов мультиплексора 4i (42)t первые входы следующих по пор дку счета m двухвходовых элементов И 10 с пор дковыми номерами от (т + 1) по 2т  вл ютс  m входами второй группы информационных .входов мультиплексора 4i (42) номерами на m меньше пор дковых номеров соответствующего двухвходового элемента И 10, при этом вторые объединенные входы первых по пор дку счета m двухвходовых элементов И 10 объединены и  вл ютс  первым управл ющим входом мультиплексора 4i (42), а вторые объединенные входы следующих по пор дку счета m двухвходовых элементов И 10 с пор дковыми номерами от (т + 1) по 2т включительно  вл ютс  вторым управл ющим входом мультиплексора 4i (42), причем выходы первых по пор дку счета m двухвходовых элементов И 10 подсоединены к первым входам всех m одноименных двухвходовых элементов ИЛИ 11, вторые входы которых подсоединены к выходам следующих по пор дку счета m двухвходовых элементов И 10 с пор дковыми номерами на m больше пор дковых номеров двухвходовых элементов ИЛИ 11 соответственно , а выходы  вл ютс  одноименными m выходами мультиплексора 4i (42).

Блок 7 управлени  (фиг.5) состоит из инвертора 12, первого и второго двухвходовых элементов ИЛИ-НЕ 13т и 132, D-тригге- ра 14, элемента И 15, (1од2т +1)-разр дного двоичного счетчика 16, где символом log2m обозначено натуральное число, полученное при округлении числа Iog2m до ближайшего целого, если число Iog2m - нецелое, Qlog2mD- входового элемента ИЛИ-НЕ 17 и элемента 18 ИЛИ, причем, вход инвертора 12  вл етс  первым входом блока 7 управлени  и объединен с первым входом первого двух- входового элемента ИЛИ-НЕ 13i, выход которого подсоединен к первому входу второго двухвходового элемента ИЛИ-НЕ 132, первый вход элемента ИЛИ 18  вл етс  вторым входом блока 7 управлени  и объединен с входом установки в исходное состо-  ние ()-разр дного двоичного счетчика 16, пр мой вход D-триггера 14 подсоединен к первому входу элемента И 15, а тактовый вход D-триггера 14 объединен с вторым входом элемента И 15 и  вл етс  третьим входом блока.7 управлени , при этом выход инвертора 12  вл етс  первым выходом блока 7 управлени , выход элемента И 15 объединен со счетным входом (1од2т +1)-разр дного двоичного счетчика 16 и  вл етс  вторым выходом блока 7 управлени , выход элемента ИЛИ 18 объединен с вторым входом двухвходового элемента ИЛИ-НЕ 132, с входом сброса в нулевое состо ние D-триггера 14 и  вл етс  третьим выходом блока 7 управлени , причем инверсный и пр мой выходы самого младшего разр да (1од2т +1)-разр дного двоичного счетчика 16  вл ютс  четвертым и п тым выходами блока 7 управлени  соответственно , выход .01од2тО-входового элемента ИЛИ-НЕ 17 объединен с вторым входом элемента ИЛИ 18 и  вл етс  шестым

выходом блока 7 управлени , выход второго двухвходового элемента ИЛИ-НЕ 132  вл етс  седьмым выходом блока 7 управлени  и объединен с вторым входом первого двухвходового элемента-ИЛИ-НЕ 13i и с информационным входом D-триггера 14, при этом пр мые выходы log2m старших разр дов Qlog2m старших разр дов (1од2т +1)-разр дного двоичного счетчика 16 подсоединены соответственно к входам (1од2т)-входового элемента ИЛИ- НЕ 17.

(1од21п +1)-разр дный двоичный счетчик 16 (фиг.6) блока 7 управлени  состоит из

Qlog2m +1) D-триггеров 19, где символом log2m обозначено натуральное число, получаемое в результате округлени  до ближайшего целого числа Iog2m, если оно не целое, причем тактовый вход первого D-триггера

19i пам ти  вл етс  счетным входом двоичного счетчика 16, инверсный выход каждого из D-триггеров 19 подсоединен к собственному информационному входу, пр мой выход предыдущего D-триггера 19i, где 1 1,2.

..., log2m, подсоединен к тактовому входу последующего D-триггера 19i+i, при этом инверсный и пр мой выходы первого D- триггера 19i  вл ютс  первым и вторым выходами двоичного счетчика 16, а пр мые

выходы остальных og2m D-триггеров 19j, где j 2, 3,..., log2m +1,  вл ютс  остальными 1од2пп выходами двоичного счетчика 16 с пор дковыми номерами начина  с третьего , причем вход сброса в нулевое состо ние

первого D-триггера 19i  вл етс  входом установки в исходное состо ние двоичного счетчика 16 и подсоединен к входам установки в единичное состо ние тех D-триггеров 19j, где j 2, 3 log2m +1, дл  которых

соответствующие (j-1)-e разр ды двоичного представлени  числа (2 log - m + 2) равны единице, и к входам сброса в нулевое состо ние тех D-триггеров 19j, дл  которых соответствующие разр ды двоичного

представлени  числа (2J|og2mf - m + 2) равны нулю.

01од2гп)-входовый элемент ИЛИ-НЕ 17 (фиг.7) блока 7 управлени  состоит из двухвходового элемента ИЛИ-НЕ 20 и из

Iog2rii -2 0 при m 4 двухвходовых элементов ИЛИ 21, причем выход двухвходового элемента ИЛИ-НЕ 20  вл етс  выходом 01од2гп)-входового элемента ИЛИ-НЕ 17, первый вход  вл етс  первым входом

01од2гп)-входового элемента ИЛИ-НЕ 17, а второй вход  вл етс  вторым входом (1од2т)-входового элемента ИЛИ-НЕ 17 при m 3 или 4 либо подсоединен к выходу первого двухвходового элемента 211 при

т 4, при этом первые входы Qlog2m - 2)

двухвходовых элементов ИЛИ 21  вл ютс  последующими входами (1од2т }-входовЬго элемента ИЛИ-НЕ 17с пор дковыми номерами на единицу больше пор дковых номеров двухвходовых элементов ИЛИ-НЕ 17, вторые входы предыдущих двухвходовых

элементов ИЛИ 21 j, где 1 1,2 log2m 3 , подсоединены к выходам следующих двухвходовых элементов ИЛИ 21i+i, при этом второй выход последнего двухвходово- го элемента 21 iog2m -2 ИЛИ  вл етс  последним , log2m, входом(1од2т г-входового элемента ИЛИ-НЕ 17.

Временные диаграммы работы блока 7 управлени  (фиг.8) состо т из двенадцати (а, б, в, г, д, е, ж, з, и, к, л, м) диаграмм изменений сигналов во времени при работе блока 7 управлени  на входах и выходах блока 7 управлени  и его элементов.

Буквенные обозначени  временных ди- аграмм работы блока 7 управлени  устройства умножени  над полем GF(2m) (фиг.8) соответствуют изменени м во времени сигналам на следующих входах и выходах блока 7 управлени  и его элементов (фиг.5): а - первый вход блока 7 управлени ; б - первый выход блока 7 управлени ; в - выход второго двухвходового элемента ИЛИ-НЕ 132 блока 6 управлени  (седьмой выход блока 7 управлени ); г - второй вход блока 7 управ- лени ; д - выход двухвходового элемента ИЛИ 18 (третий выход блока 7 управлени ); е - пр мой выход элемента 14 пам ти блока 7 управлени ; ж - третий вход блока 7 управлени ; з - выход двухвходового элемен- та И 15 (второй выход блока 7 управлени ); и - четвертый выход блока 7 управлени ; к -п тый выход блока 7управлени ; л -входы 1од2т -входового элемента ИЛИ-НЕ 17 блока 7 управлени ; м - выход Qlog2m)-Bxo- дового элемента ИЛИ-НЕ 17(шестой выход блока 7 управлени ).

Временные диаграммы работы устройства над полем GF(2m) при выполнении им операции обращени  элемента пол  при m 3 (фиг.9) состо т из двенадцати (а, б, в, г, д, е, ж, з, и, к, л, м) диаграмм изменений сигналов во времени при выполнении устройством операции обращени  элементов на входах и выходах устройства, блоке 7 управлени  и функциональных элементах устройства.

Буквенные обозначени  временных диаграмм работы устройства умножени  над полем GF(2m) при выполнении им операции обращени  элемента пол  (фиг.9) соответствует изменени м во времени сигналам на следующих входах и выходах устройства умножени  над полем GF(2m), его блоке 7 управлени  и функциональных элементах

(фиг.1): а - перва  группа информационных входов устройства; б - вход Обращение устройства; в - вход Исходное состо ние устройства; г - тактовый вход устройства; д

-первый выход блока 7 управлени ; е - второй выход блока 7 управлени ; ж - третий выход блока 7 управлени ; з - четвертый выход блока 7 управлени ; и - п тый выход блока 7 управлени ; к- шестой выход блока 7 управлени  (выход Готов устройства); л

-седьмой выход блока 7 управлени  (выход Зан т устройства); м- группа информационных выходов устройства.

При описании принципа действи  устройства умножени  над полем GF(2m) (фиг.1) и его функцинальных элементов выберем в качестве параметра сигнала на выходе или входе элемента или устройства напр жение , уровни которого определ ютс  как дл  положительной логики. Таким образом, будем считать, что высокий уровень сигнала на входе или выходе функционального элемента или устройства определ ет истинное значение величины приписываемой этому входу или выходу, в нулевой алгебре, а низкий уровень - ложное.

Кроме того, будем считать, что единице в двоичном представлении какого-либо числа соответствует сигнал высокого уровн  на соответствующем выходе или входе, а нулю

-низкого уровн  и, наоборот, сигнал высокого уровн  на каком-либо входе или выходе соответствует единице в двоичном представлении соответствующего числа, а низкого уровн  - нулю.

Прежде чем приступить к описанию принципа действи  устройства умножени  над полем GF(2m) (фиг.1), опишем сначала принцип действи  01од2тО-входового элемента ИЛИ-НЕ 17 и двоичного счетчика 16 блока 7 управлени  устройства умножени  над полем СР(2ш)(фиг.7 и 6 соответственно), опишем принцип действи  блока 7 управлени  устройства умножени  над полем GF(2m) (фиг.5), а также принцип действи  мультиплексора 4i (42), регистра 2 с RS-триггерами и регистра 1i (12) с D-триггерами устройства умножени  над полем GF(2m) (фиг.4, 3 и 2 соответственно).

Кроме того, будем считать идентичными термин полином и термин элемент пол .

01од2тО-входовый элемент ИЛИ-НЕ 17 блока 7 управлени  над полем GF(2m) (фиг.7) работает следующим образом.

Если на всех входах (1од2пл0-входового элемента ИЛИ-НЕ 17 будут сформированы сигналы низких уровней, то на выходах всех его элементов 21 ИЛИ формируютс  сигналы низких уровней, а значит на оба входа двухвходового элемента ИЛИ-НЕ 20 подаютс  сигналы низких уровней, что приводит к формированию на его выходе и, следо- вательно, на выходе (1од2т)-входового элемента ИЛИ-НЕ 17 сигнала высокого уровн . В противном случае, если хот  бы на одном входе (1од2тО-входового элемента ИЛИ-НЕ 17 будет сформирован сигнал высокого уровн , то на его выходе сформируетс  сигнал низкого уровн .

(1од2т +1)-разр дный двоичный счетчик 16 блока 7 управлени  устройства умножени  над полем GF(2m) (фиг.6) работает следующим образом.

В исходном состо нии двоичного счетчика 16 его первый D-триггер 19i сброшен в нулевое состо ние, а состо ни  остальных D-триггеров 19 соответствуют двоичному представлению числа 2- °92т - т + 2. При этом на оба входа двоичного счетчика 16 подаютс  сигналы низких уровней. Если счетчик 16 находитс  не в исходном состо нии , то при подаче на вход установки в исходное состо ние двоичного счетчика 16 импульсного сигнала высокого уровн  первый D-триггер 19i сброситс  в нулевое состо ние , а остальные D-триггеры 19|, где i 2, 3, .... log2m + 1, установ тс  в состо ни , соответствующие (1-1)-м разр дам двоичного представлени  натурального числа

2 log2m m + 2.

При этом на первом и втором выходах двоичного счетчика 16 сформируютс  сигналы высокого и низкого уровней соответственно , а на остальных выходах - сигналы, соответствующие двоичному представлению числа 2 log2m - m + 2.

По переднему фронту каждого импульсного сигнала высокого уровн , поступающего на счетный вход двоичного счетчика 16 при сигнале низкого уровн  на его входе установки в исходное состо ние, состо ние счетчика 16 увеличиваетс  на единицу. При этом если все D-триггеры 19 двоичного счетчика 16 были установлены в единичное состо ние , то по переднему фронту очередного импульсного сигнала, поступающего на счетный вход двоичного счетчика 16, последний сброситс  в нуль и на всех его выходах, кроме первого, сформируютс  сигналы низких уровней.

Блок 7 управлени  устройства умножени  (фиг.5) работает следующим образом.

В исходном состо нии блока 7 управлени  его (1од2Гл +1)-разр дный двоичный счетчик 16 находитс  в своем исходном состо нии (фиг.5 и 6), D-триггер 14 сброшен в нулевое состо ние, на выходе первого элемента ИЛИ-НЕ 13i сформирован сигнал высокого уровн , на первый и второй входы блока 7 управлени  подаютс  сигналы низких уровней, а на третий вход посто нно подаютс  тактовые импульсы (фиг.5 и 8). При этом на первом и четвертом выходах блока 7 управлени  сформированы сигналы

высоких уровней как сигналы на выходе инвертора 12, на вход которого подан сигнал низкого уровн , и на инверсном выходе сброшенного в нуль первого D-триггера 19i двоичного счетчика 16 (фиг.5 и 6), а на ос0 тальных выходах блока 7 управлени  сформированы сигналы низких уровней: на втором выходе - как на выходе двухвходо- вого элемента И 15, на первый вход которого подан сигнал низкого уровн ; на шестом

5 выходе, как на выходе (1од2тО-входового элемента ИЛИ-НЕ 17, не на всех входах которого сформированы сигналы низких уровней, ибо число 2- log2m - m + 2 не равно нулю при m 2; на третьем выходе, как на

0 выходе элемента И 18, на все входы которого подаютс  сигналы низких уровней; на п том выходе, как на пр мом выходе сброшенного в нуль первого D-триггера 19i (1од21Т| +1)-разр дного счетчика 16 (фиг.5 и

5 6), на седьмом выходе, как на выходе элемента ИЛИ-НЕ 132, на первый вход которого подаетс  сигнал высокого уровн .

На двухвходовых элементах ИЛИ-НЕ 13 собран RS-триггер, поэтому в исходном

0 состо нии блока 7 управлени  на выходе второго двухвходового элемента ИЛИ-НЕ 132, а значит и на информационном входе элемента 14 пам ти, сформирован сигнал низкого уровн .

5 При подаче сигнала высокого уровн  на первый вход блока 7 управлени  на выходе первого элемента ИЛИ-НЕ 13i и на первом выходе блока 7 управлени  формируютс  сигналы низких уровней, а на выходе второ0 го элемента ИЛИ-НЕ 132 и, значит, на информационном входе D-триггера 14 и седьмом выходе блока 7 управлени  формируетс  сигнал высокого уровн . По переднему фронту очередного тактового импульса,

5 поступающего на третий вход блока 7 управлени , а значит и на тактовый вход D-триггера 14 и второй вход элемента И 15, D-триггер 14 установитс  в единицу, на первом входе элемента И 15 сформируетс  сиг0 нал высокого уровн , и тактовые импульсы начнут формироватьс  на выходе элемента И 15, а значит и на втором выходе блока 7 управлени  и на счетном входе Qlog2m +1)- разр дного двоичного счетчика 16 (фиг.5 и

5 8). При этом состо ние (1од2т +1)-разр дно- го счетчика 16 будет измен тьс  до тех пор, пока на всех входах (1од2т)-входового элемента ИЛИ-НЕ 17 не сформируютс  сигналы низких уровней, При формировании сигналов низких уровней на всех входах

(1од2т)-входового элемента ИЛИ-НЕ 17 на его выходе формируетс  сигнал высокого уровн , который поступает на шестой выход блока 7 управлени  и на второй вход элемента ИЛИ 18, на выходе которого тоже формируетс  сигнал высокого уровн , который поступает на третий выход блока 7 управлени , на вход сброса в нулевое состо ние элемента пам ти 14 и на второй вход второго элемента ИЛИ-НЕ 132. При этом на выходе второго элемента ИЛИ-НЕ 132, а значит на седьмом выходе блока 7 управлени  и на информационном входе D- триггера, формируютс  сигналы низкого уровн , на первом входе элемента И Сформируетс  сигнал низкого уровн  и, следовательно , на выходе элемента И 15, а значит, на счетном входе двоичного счетчика и на втором выходе блока 7 управлени , формируетс  сигнал низкого уровн  (фиг.5 и 8), а состо ние блока 7 управлени  может изменитьс  только при поступлении сигнала высокого уровн  на его первый или второй выходы.

При подаче сигнала высокого уровн  на второй вход блока 7 управлени  при сигнале низкого уровн  на его первом входе (1од2т +1)-разр дный двоичный счетчик 16 устанавливаетс  в свое исходное состо ние и на выходе двухвходового элемента ИЛИ 18, а значит на входе сброса в нулевое состо ние D-триггера 14, на втором входе второго элемента ИЛИ-НЕ 132 и на третьем выходе блока 7управлени , формируетс  сигнал высокого уровн , по которому D-триггер 14 сбрасываетс  в нулевое состо ние, а на выходах первого и второго элементов ИЛИ- НЕ 13i и 132 формируютс  сигналы высокого и низкого уровн  соответственно.

Следовательно, при подаче сигнала высокого уровн  на второй вход блока 7 управлени  блок 7 управлени  переходит в свое исходное состо ние.

Таким образом, после подачи на первый вход блока 7 управлени  импульсного сигнала высокого уровн , при сигнале низкого уровн  на его втором входе и непрерывной серией тактовых импульсов на его третьем входе, блок 7 управлени  отрабатывает свой полный цикл работы, в течение которого сигнал на п том выходе блока 7 управлени  изменит свой уровень с низкого на высокий

2 Юд2тГ (2 Юд2тГ т + 2) т 2

раз. Следовательно, поскольку на тактовый вход двоичного счетчика 16 должно поступить в два раза больше перепадов уровней сигналов с низкого на высокий, чем сформированных таких же перепадов на его втором выходе, то на втором выходе блока 7 управлени  при отработке им полного цикла работы сформируютс  2(т - 2) импульсных сигналов высокого уровн .

Мультиплексор А устройства умножени  над полем GF(2m) (фиг.4) работает следующим образом.

На первый и второй управл ющие входы мультиплексора 4 подаютс  сигналы противоположных уровней. При этом на выходах мультиплексора 4 формируютс  сиг0 налы, равные сигналам на одноименных входах первой группы информационных входов мультиплексора 4 при подаче на его первый управл ющий вход сигнала высокого уровн , и сигналы, равные сигналам на

5 одноименных входах второй группы информационных входов мультиплексора 4 при подаче сигнала высокого уровн  на его второй управл ющий вход. Мультиплексор 4 выполн ет функцию управл емого ключа.

0 Регистр 2 устройства умножени  над полем GF(2m) (фиг.З) работает следующим образом.

В исходном состо нии регистра 2 все RS-триггеры 9 наход тс  в нулевом состо 5 нии и на все входы регистра 2 подаютс  сигналы низких уровней. При этом на всех выходах регистра 2 сформированы сигналы низких уровней (регистр 2 сброшен в нулевое состо ние).

0 При подаче каких-либо сигналов на информационные входы регистра 2 при сигнале низкого уровн  на его входе сброса в нулевое состо ние на выходах регистра формируютс  сигналы, равные сигналам на

5 одноименных информационных входах, и эти сигналы сохран ютс  сколь угодно длительно даже при подаче на информационные входы регистра 2 сигналов низких уровней. При подачёсигнала высокогоуров0 н  на вход сброса в нулевое состо ние регистра 2 при сигналах низких уровней на всех его информационных входах, на всех выходах регистра 2 формируютс  сигналы низких уровней.

5 Регистр 1 устройства умножени  над полем GF(2m) (фиг.2) работает следующим образом.

В исходном состо нии регистра 1 его D-триггеры 8 наход тс  в нулевых состо ни0  х, а на все входы принудительной установки регистра 1, на его тактовый вход и вход сброса в нулевое состо ние подаютс  сигналы низких уровней. При исходном состо нии регистра 2 сигналы на его информационных

5 входах не определ ютс  и могут быть произвольными . При этом на всех выходах регистра 2 с D-триггерами сформированы сигналы низких уровней (регистр 2 сброшен в нулевое состо ние). При подаче произвольных сигналов на входы принудительной установки регистра 1 при сигналах низких уровней на его тактовом входе и входе сброса в нулевое состо ние, на выходах регистра 1 сформируютс  сигналы, равные сигналам на его одноименных входах принудительной установки. Значени  уровней сигналов на выходах регистра 1 сохран ютс  и после подачи на все его входы принудительной установки сигналов низких уровней. При подаче сигнала высокого уровн  на вход сброса в нулевое состо ние регистра 1 при сигналах низких уровней на всех его входах принудительной установки все D-триггеры 8 сбрасываютс  в нулевое состо ние и регистр 1 переходит в свое исходное состо ние при сигнале низкого уровн  на его тактовом входе.

По переднему фронту импульсного сигнала высокого уровн , поступающего на тактовый вход регистра 1 при сигналах низких уровней на его входах принудительной установки и входе сброса в нулевое состо ние , на выходах регистра 1 формируютс  сигналы, равные сигналам на его одноименных информационных входах. Сигналы на выходах регистра 1 сохран ютс  сколь угодно долго даже при изменении сигналов на его информационных входах при сигналах низких уровней на его входах принудитель- .ной установки, тактовом входе и входе сброса в нулевое состо ние.

Устройство умножени  над полем CF(2m) работает следующим образом.

В исходном состо нии устройства умножени  над полем GF(2m) его регистры 1, регистр 2 и блок 7 управлени  наход тс  в своих исходных состо ни х, на тактовый вход устройства подаетс  непрерывна  сери  тактовых импульсов высокого уровн , а на остальные входы подаютс  сигналы низких уровней, При этом, на всех входах группы 3 блоков матричного преобразовани , а значит и на всех ее выходах сформированы сигналы низких уровней. Следовательно, на всех выходах группы 5 блоков элементов И, а значит и на всех выходах блока 6 сумматора по модулю два, тоже сформированы сигналы низких уровней, которые подаютс  на информационные выходы устройства умножени  и на информационные входы обоих регистров 1i и 12, причем на выходе Готов устройства сформированы сигнал низкого уровн  (фиг.9).

В исходном состо нии устройства умножени  над полем GF(2m) (фиг.1 и 9) на первом и втором управл ющих входах первого мультиплексора 4ч сформированы сигналы низкого и высокого уровней соответственно , а на первом и втором управл ющих входах второго мультиплексора 42

сформированы сигналы высокого и низкого уровней соответственно.

Устройство умножени  над полем GF(m) (фиг.1) может выполн ть две операции над 5 конечным полем полиномов GF(2m): операцию умножени  двух элементов пол  и операцию определени  обратного элемента дл  ненулевого элемента пол .

При выполнении устройством опёра0 ции умножени  двух элементов пол  GF(2m) на входы первой и второй групп информационных входов устройства умножени  над полем GF(2m) подаютс  сигналы, соответствующие коэффициентам первого и

5 второго полиномов-сомножителей соответственно . При этом на выходах первого и второго регистров 1i и 12 (фиг.1 и 2) формируютс  сигналы, равные сигналам на установочных входах, а значит и на входах

0 первой и второй групп информационных входов устройства соответственно. Сигналы с выходов первого регистра 11 с D-триггера- ми, преобразу сь в группе 3 блоков матричного преобразовани , подаютс  на входы

5 первой группы информационных входов группы 5 блоков элементов И, на входы второй группы информационных входов которой поступают через второй мультиплексор 42 сигналы с выходов второго регистра 12.

0 При этом на выходах блока 6 сумматоров по модулю два и на информационных выходах устройства умножени  над полем GF(2m), формируютс  сигналы, соответствующие коэффициентам полинома-произведени .

5 Так, исходное состо ние устройства умножени  над полем GF(2m), соответствует операции умножени  нулей пол  GF(2m).

Дл  выполнени  устройством умноже0 ни  над полем GF(2m) операции определени  обратного элемента дл  ненулевого элемента пол  GF(2m) необходимо подать на входы первой группы информационных входов устройства сигналы, соответствующие

5 коэффициентам обращаемого полинома, при сигналах низких уровней на всех входах второй группы информационных входов устройства , на вход Обращение устройства подать импульсный сигнал высокого уровн 

0 длительностью достаточной дл  передачи сигналов с входов первой группы информационных входов мультиплексора 4i на его выходы, а затем на все входы первой группы информационных входов устройства снова

5 подать сигналы низких уровней (фиг.1 и 9). При этом на выходах обоих регистров 1i и 12 и на выходах регистра 2 формируютс  сигналы, соответствующие коэффициентам обращаемого полинома, на выходе Зан т устройства формируетс  сигнал высокого

уровн , на выходах блока 6 сумматоров по модулю два, а значит и на информационных входах обоих регистров 1i и 12, формируютс  сигналы, соответствующие коэффициентам полинома, равного квадрату обращаемого полинома, а блок 7 управлени  начинает работу в соответствии с логикой его работы (фиг. 1-9). По переднему фронту первого тактового сигнала, формирующемус  на втором выходе блока 7 управлени , на четвертом и п том выходах блока 7 управлени , а значит и на первом и втором управл ющих входах второго мультиплексора 42, формируютс  сигналы низкого и высокого уровней соответственно. При этом регистры 11 и 12 устанавливаютс  в состо ни , соответствующие сигналам на выходах блока 6 сумматоров по модулю два, а значит коэффициентам полинома, равного квадрату обращаемого элемента, а на входы второй группы входов группы 5 блоков элементов И подаютс  через второй мультиплексор 42 сигналы с выходов регистра 2, соответствующие коэффициентам обращаемого полинома.

Следовательно, на прот жении первого тактового импульса, формирующегос  на втором выходе блока 7 управлени , на выходах блока 6 сумматоров по модулю два формируютс  сигналы, соответствующие кубу обращаемого полинома.

По переднему фронту второго тактового импульсного сигнала, формирующегос  на втором выходе блока 7 управлени , на четвертом и на п том выходах блока 7 управлени  формируютс  сигналы высокого и низкого уровней соответственно. При этом регистры 1i и 12 устанавливаютс  в состо ни , соответствующие кубу обращаемого полинома, а на входы второй группы входов группы 5 блоков элементов И подаютс  сигналы с второго регистра 12. Следовательно, на прот жении второго та кто во го импульса, формирующегос  на втором выходе блока 7 управлени , на выходах блока 6 сумматоров по модулю два, а значит и на информационных выходах устройства, формируютс  сигналы , соответствующие коэффициентам полинома, равного шестой степени обращаемого полинома.

Аналогично в течение действи  каждого нечетного по пор дку счета тактового импульса , формирующегос  на втором выходе блока 7 управлени , на информационных выходах устройства формируютс  сигналы, пропорциональные коэффициентам полинома , равного произведению обращаемого полинома на полином, равный соответствующей четной степени обращаемого полинома, сформированной в течение

предыдущего четного по пор дку счета тактового сигнала на втором выходе блока 7 управлени , а в течение действи  следующего четного по пор дку счета тактового

импульса, формирующегос  на втором выходе блока 7 управлени , на информационных выходах устройства формируютс  сигналы, соответствующие коэффициентам полионома, равного квадрату полинома, соответствующего сигналам, сформированным на информационных выходах устройства в течение действи  предыдущего нечетного по пор дку счета та кто во го сигнала на втором выходе блока 7 управлени .

При полном цикле работы блока 7 управлени  на его втором выходе сформируютс  2(т - 2) тактовых импульсных сигналов высокого уровн . Другими словами, при отработке блоком 7 управлени  полного цикла работы на его втором выходе формируютс  т-2 пар тактовых сигналов.

При этом в течение действи  последнего в полном цикле работы (2т-4)-го тактового сигнала на втором выходе блока 7 управлени  на его третьем, четвертом и шестом выходах и, значит, на выходе Готов устройства, формируютс  сигналы высоких уровней, причем на втором и седьмом

выходах блока 7 управлени  после формировани  сигнала высокого уровн  на его третьем выходе формируютс  сигналы низкого уровн , которые не измен ютс  до подачи, импульсного сигнала высокого

уровн  на вход Обращение устройства.

Следовательно, при формировании сигнала высокого уровн  на выходе Готов устройства на его информационных выходах будут сформированы сигналы, соответствующие коэффициентам полинома, равного (2т-2)-й степени обращаемого полинома, ибо после занесени  коэффициентов обращаемого полинома в устройство на его выходах сразу же были сформированы

сигналы, соответствующие коэффициентам полинома, равного квадрату обращаемого полинома.

Докажем это утверждение методом математической индукции. Обозначим буквой

В значение обращаемого полинома, а буквой С - значение полинома, соответствующего сигналам, сформированным на информационных выходах устройства после отработки блоком 7 управлени  полного

цикла работы.

При mi 3числоki 2m-4 2(тактовых импульсов) и Ci (В2- В)2 В6 Пригп2 4к2 2 4-4 4иС2 (Сг В)2 (В6-В)2

При плз 5 ka 2 5 - 4 6 и, Сз ,., (С2 В)2 (В14 В)2 В30 .В В Ч „, Пусть при mi, где € N, I 6, С В--

причем, ki 2 mi - 4.

Определим значение Ci + i при 5

mi+i mi+1. Вычислим:

ki+1 2 mi+i - 4 2(mi + 1) - 4 2 mi + 2 - 4 2 mi - 4 + 2 ki + 2.

Тогда

.„

- «°-„, n«iK

Си-1 - (d В)2 (ВГ B)2 B -А В -, что и требовалось доказать. Другими словами , при т 2, т М,Ст В .

Cm В В , где символом В записан полином из пол  GF(2m), обратный нену- левому полиному из этого же конечного пол .

Таким образом, при формировании сигнала высокого уровн  на выходе Готов устройства на информационных выходах устройства будут сформированы сигналы, соответствующие коэффициентам полинома , равного обратному к обращаемому полиному .

При формировании сигнала высокого уровн  на третьем выходе блока 7 управлени  регистр 2 сбрасываетс  в нулевое состо ние .

Сигналы высокого уровн  на выходе Готов устройства и на третьем выходе бло- ка 7 управлени  будут сохран тьс  до тех пор, пока на вход Исходное состо ние устройства не будет подан импульсный сигнал высокого уровн . При этом блок 7 управлени  установитс  в свое исходное состо ние и после переходных процессов от переднего фронта импульсного сигнала, поступающего на второй вход блока 7 управлени , на выходе Готов устройства сформируетс  сигнал низкого уровн , а по заднему срезу импульсного сигнала высокого уровн , поступающего на второй вход блока 7 управлени , на третьем выходе блока 7 управлени  сформируетс  сигнал низкого уровн .

Кроме того, по импульсному сигналу, поступающему на вход Исходное состо ние устройства, его оба регистра 11 и 12 сброс тс  в нулевое состо ние, после чего возможно выполнение очередной операции умножени  или обращени  над полем GF(2m).

Необходимо заметить, что наличие сигнала высокого уровн  на выходе Зан т устройства указывают внешним устройствам на то, что устройство зан то выполне- нием операции обращени  и не может принимать на свои информационные входы, на входы Обращение и Исходное состо ние сигналы, отличные от сигналов низкого уровн ; наличиесигнала высокого уровн  на

0

5

0

5

0 5 0

5 0

5

выходе Готов устройства указывает внешним устройствам на то, что на информационных выходах устройства умножени  сформированы сигналы, соответствующие коэффициентам обратного элемента пол .

Таким образом, предлагаемое устройство выполн ет операцию умножени  двух элементов пол  GF(2m) так же, как и известное за один такт работы устройства, а операцию обращени  элемента пол  GF(2m) за 2т - 3 такта работы устройства, включа  и такт приема коэффициентов обращаемого элемента, против m тактов работы при выполнении такой же операции обращени  известным устройством.

Однако выполнение операций предлагаемым устройством производитс  меньшими аппаратурными затратами.

Докажем это утверждение.

Аппаратурные затраты прототипа составл ют три m-разр дные регистра с IK- триггерами, два мультиплексора на три группы по m входов кажда , один мультиплексор на две группы по m информационных входов кажда , одну группу блоков матричного преобразовани , две группы по т2 элементов И кажда , два блока по т-вхо- довых сумматора по модулю два каждый и блок синхронизации, содержащий (m+2) D- триггера, п ть двухвходовых элементов И, два двухвходовые элементы ИЛИ-НЕ и один инвертор.

Аппаратурные затраты предлагаемого устройства составл ют три m-разр дные регистра , из которых два с D-триггерами и один с RS-триггерами, два мультиплексора на две группы по m информационных входов каждый , одну группу блоков матричного преобразовани , одну группу из т2 элементов И, один блок из m m-входовых сумматоров по модулю два и блок управлени , содержащий один инвертор , один двухвходовый элемент И, один )-входовый элемент ИЛИ-НЕ, один двухвходовый элемент ИЛИ, два элемента ИЛИ-НЕ и Qlog2m +2) D-триггеров, где символом log2m обозначено натуральное число , полученное в результате округлени  до ближайшего большего целого числа Iog2m, если Iog2m число не целое.

При этом каждый из трех регистров известного устройства состоит из m IK-триггеров и m инверторов, а в предлагаемом устройстве два регистра содержат каждый по m D-триггеров , синхронизируемых по фронту и третий регистр содержит m RS-триггеров.

IK-триггер, вход щий в состав регистра известного устройства, имеющий минимальные аппаратурные затраты, может быть реализован по известной схеме, где IK-триггер содержит четыре двухвходовых

элемента И-НЕ и два трехвходовых элемента И-НЕ. D-триггер, вход щий в состав первых двух регистров предлагаемого устройства, имеющий минимальные аппаратурные затраты, может быть реализован по другой известной схеме, причем дл  синхронизации триггера положительным фронтом в этой схеме элементы ИЛИ замен ютс  на элементы И, D-триггер содержит здесь шесть трехвходовых элемента И-НЕ.

RS-триггер, вход щий в состав третьего регистра предлагаемого устройства, имеющий .минимальные аппаратурные затраты, может быть реализован по известной схеме, где RS-триггер содержит два двухвходовых элемента И-НЕ.

Дл  реализации схемы предлагаемого устройства из известного исключаютс  три m-разр дные регистра с IK-триггерами, два мультиплексора на три группы по m входов кажда , одна группа из т2 двухвходовых элементов И, один блок из m m-входовых сумматоров по модулю два и блок синхронизации , кроме того, в известную схему ввод тс  два m-разр дные регистра с D-триггерами, один m-разр дный регистр с RS-триггерами, один мультиплексор на две группы по m входов и блок управлени .

Дл  сравнени  исключенных из известного устройства и введенных в него аппара- турных затрат приведем аппаратурные затраты функциональных элементов типа регистров, мультиплексоров, блоков синхронизации и управлени  через их синтез на логических элементах типа И, И-НЕ и ИЛИ- НЕ, причем, синтез введенных функциональных элементов осуществим на двухвходовых логических элементах, представл ющих в совокупности максимальные аппаратурные затраты введенных функцио- нальных элементов. Так, например, (1од2т)-входовый элемент ИЛ И-НЕ может быть реализован на Qlog2m -2) двухвходовых элементах ИЛИ и одном двухвходовом элементе ИЛИ-НЕ по схеме, приведенной на фиг.7.

Если на схеме, приведенной на фиг.7, помен ть двухвходовые элементы ИЛИ и ИЛИ-НЕ соответственно на двухвходовые элементы И и И-НЕ, то приведенна  на фиг.7 схема будет реализовывать Qlog2iriD- входовый элемент И-НЕ.

Докажем, что число двухвходовых элементов ИЛИ на схеме, приведенной на фиг.7, равно Qlog2m -2). Доказательство приведем по методу математической индукции .

Схема (1од2гп)-входового элемента ИЛИ-НЕ, приведенна  на фиг,7, составлена так, чтобы ни один из входов ни одного из

двухвходовых элементов ИЛ И и ИЛ И-НЕ не был бы свободным и чтобы ни один из входов двухвходовых элементов ИЛИ и ИЛИ- НЕ не соедин лись. Значит, при m 4 нет необходимости примен ть элементы ИЛИ, так как два входа двухвходового элемента ИЛИ-НЕ будут  вл тьс  входами Qlog2m)- входового элемента ИЛЙ-НЕ. Дл  преобразовани  двухвходового элемента ИЛИ-НЕ в трехвходовый элемент ИЛИ-НЕ один из входов элемента ИЛИ-НЕ присоединим к выходу двухвходового элемента ИЛИ, два входа которого будут  вл тьс  входами трехвходового элемента ИЛИ-НЕ, третий вход которого подсоединен к другому входу двухвходового элемента ИЛИ-НЕ. Следовательно , при числе log2m 3 число двухвходовых элементов ИЛИ в трехвходоеом элементе ИЛИ-НЕ равно единице.

- Дл  преобразовани  трехвходового элемента ИЛИ-НЕ в четырехвходовый необходимо и достаточно один из входов трехвходового элемента ИЛИ-НЕ подсоединить к выходу двухвходового элемента ИЛИ; два входа которого будут  вл тьс  двум  входами четырехвходового элемента ИЛИ-НЕ, следующих два входа которого подсоединены соответственно к второму и третьему входам трехвходового элемента ИЛИ-НЕ. Следовательно, при log2m{ 4 число двухвходовых элементов ИЛИ в четырехвходо- вом элементе ИЛИ-НЕ равно двум.

Допустим, что k-входовый элемент И.ЛИ-Н.Е содержит к-2 двухвходовых элементов ИЛИ. Тогда дл  преобразовани  k-входового элемента ИЛИ-НЕ в (к+1}- входовый элемент ИЛИ-НЕ необходимо и достаточно его подсоединить к дополнительному одному двухвходовому элементу ИЛИ, входы которого будут  вл тьс  двум  входами (k+1)-вход о во го элемента ИЛИ- НЕ, остальные к-1 входов которого будут  вл тьс  остальными, неподсоединенными к выходу дополнительного элемента ИЛИ, k-1 входами k-входового элемента ИЛИ-НЕ соответственно. Следовательно, (к+1)-вхо- довый элемент ИЛИ-НЕ, числом равным k - 2 + 1 k - 1. Отсюда (1од2тО-входовый элемент И Л И-НЕ содержит Qlog2m -2) двухвходовых элемента ИЛИ и один двухвходо- вый элемент ИЛИ-НЕ, что и требовалось доказать.

Таким образом, дл  реализации схемы предлагаемого устройства из известной схемы исключаютс  в составе трёх т-раз- р дных регистров 3 m инверторов, 12т двухвходовых элементов И-НЕ и 6т трехвходовых элементов И-НЕ, в составе двух мультиплексоров на три группы по m входов - 6т двухвходовых элементов И и 2т трехвходовых элементов ИЛИ, в составе группы из т2 элементов И - т2 двухвходовых элементов И, в составе блока из m m-входовых сумматоров по модулю два - m m-входовые сумматоры по модулю два и в составе блока синхронизации - п ть двухвходовых элементов И, один инвертор, два двухвходовые элемента ИЛИ-НЕ и (т+2) D-триггеров, при этом в известную схему ввод тс  в составе двух m-разр дных регистров с D-триггера- ми 12т трехвходовых элементов И-НЕ, в составе m-разр дного регистра с RS-тригге- рами ввод тс  2т двухвходовых элементов И-НЕ, в составе мультиплексора на две группы по m входов ввод тс  2т двухвходо- вых элементов И и m двухвходовых элементов ИЛИ, и в составе блока управлени  ввод тс  один инвертор, один двухвходо- вый элемент И, один двухвходовый элемент ИЛИ, два двухвходовых элемента ИЛИ-НЕ, один 1од2т -входовый элемент ИЛИ-НЕ, эквивалентный (log2m -2 двухвходовым элементам ИЛИ и одному элементу ИЛИ- НЕ, а также (2 + JlogamD D-триггеров где log2m - число, полученное в результате ок- руглени  числа Iog2m до ближайшего большего целого, если число logam есть число не целое.

При подсчете алгебраической суммы числа однотипных логических элементов, исключенных (со знаком минус) и введенных (со знаком плюс) в известное устройство и из него соответственно, при реализации предлагаемого устройства имеем: число исключенных инверторов равно Зт; число исключенных двухвходовых элементов И равно (т2 + 4т + 4); число исключенных двухвходовых элементов И-НЕ равно Ют; число исключенных трехвходовых элементов ИЛ И равно 2т; число исклю- ченных т-входовых сумматоров по модулю два равно т; число исключенных D-тригге- ров равно (m - Jlog2mD; число введенных двухвходовых элементов ИЛИ равно (т + iog2m - 1); число введенных двухвходовых элементов ИЛИ-НЕ равно 1; число введенных трехвходовых элементов И-НЕ равно 6т.

Дл  дальнейшего сравнени  аппаратурных затрат известного и предлагаемого уст- ройств рассматриваем введенные трехвходовые элементы И-НЕ как совокупности из одного двухвходового элемента И и одного двухвходового элемента И-НЕ. Тогда число исключенных инверторов равно Зт; число исключенных двухвходовых элементов И равно т2 + 4т + 4; число исключенных двухвходовых элеентов И-НЕ равно Ют; число исключенных трехвходовых элементов ИЛИ равно 2т; число исключенных

т-входовых сумматоров по модулю два равно т; число исключенных D-триггеров равно (m - log2m ; число введенных двухвходовых элементов ИЛИ равно (m+ log2m -1); число введенных двухвходовых элементов ИЛИ- НЕ равно единице; число введенных двухвходовых элементов И равно 6т и число введенных элементов И-НЕ равно 6т.

Физически, по технологическим параметрам выполнение по одной технологии, аппаратурные затраты на один двухвходовый элемент ИЛИ можно приравн ть к аппаратурным затратам на один элемент И, а аппаратурные затраты на один элемент ИЛИ-НЕ можно приравн ть к аппаратурным затратам на один двухвходовый элемент И-НЕ. Следовательно, с учетом вышесказанного, при реализации из известного предлагаемого устройства баланс аппаратурных затрат составл ет экономию 3m + m+4m+4+10m + 2m + m + m- log2m m2 + 21m - log2m + 4 элементов против увеличени  на m + одат - 1 + 1 + 6т + 6т 13т + 1од2т элементов, что в конечном счете дает общую экономию аппаратурных затрат на т2 + 21т - log2tn + 4 - 13т - 1од2т т2 + 8т - 2 log2m + 4 логических элементов.

Так, например, при m 8 экономи  аппаратурных затрат составит 126 логических элементов без учета того, что т-входовые сумматоры по модулю два эквивалентны т- 1 двухвходовым сумматорам по модулю два, которые в свою очередь по минимальному составу эквивалентны трем двухвходовым элементам (по одному элементу И, ИЛИ и И-НЕ) каждый.

Таким образом, дл  реализации предлагаемого устройства умножени  над полем GF(2m) необходимо иметь аппаратурных затрат на (т2 + 8 - 2 log2m + 4) логических элементов меньше, чем дл  реализации известного .

Хот  врем  выполнени  предлагаемым устройством операции обращени  элемента пол  GF(2m) увеличиваетс  по сравнению со временем выполнени  этой операции известным устройством на т-3 тактов его работы, но значительное уменьшение аппаратурных затрат на реализацию предлагаемого устройства может во многих случа х оказатьс  решающим в выборе предлагаемого устройства дл  применени  его в составе, например, декодирующих устройств умножени  над полем GF(2m).

Формул а изо б ре тени  

Claims (2)

1. Устройство дл  умножени  элементов конечного пол  GF(2m) при m 3, содержащее три регистра; два мультиплексора, группу блоков матричного преобразовани ,

группу блоков элементов И, блок сумматоров по модулю 2 и блок управлени , причем выходы блоков матричного преобразовани  группы соединены соответственно с первыми входами блоков элементов И труп- пы, выходы которых соединены с соответствующими входами сумматоров по модулю 2 блока, информационные входы первой и второй групп устройства соединены соответственно с информационными входами первой и второй групп первого мультиплексора , выходы первого регистра соединены с соответствующими входами блоков матричного преобразовани , первый и второй входы блока управлени  соединены соответственно с входами обращени  и тактовым входом устройства, выход готовности которого соединен с первым выходом блока управлени , отличающеес  тем, что, с целью сокращени  аппаратурных затрат, информационные входы первой группы устройства соединены с соответствующими установочными входами первого и второго регистров, выходы первого мультиплексора соединены соответственно с ус- тановочными входами третьего регистра, выходы которого соединены соответственно с информационными входами первой группы второго мультиплексора, информационные входы второй группы которого со- единены соответственно с выходами второго регистра, а выходы - соответственно с вторыми входами блоков элементов И группы, выходы сумматоров по модулю 2 блока соединены с информационными вхо- дами первого и третьего регистров и выходами результата устройства, вход сброса которого соединен с входами сброса первого и третьего регистров и третьим входом блока управлени , первый вход которого со- единен с первым управл ющим входом первого мультиплексора, второй управл ющий вход которого соединен с вторым входом блока управлени , третий выход которого

соединен с тактовыми входами первого и третьего регистров, четвертый, п тый, шестой и седьмой выходы блока управлени  соединены соответственно с входом сброса второго регистра, первым и вторым управл ющими входами второго мультиплексора и выходом Зан т устройства.

2. Устройство по п.1, отличающее- с   тем, что блок управлени  содержит элемент ИЛИ, элемент И, три элемента ИЛИ- НЕ, D-триггер, (1од2«п +1)-разр дный двоичный счетчик, (где 1од2гп -ближайшее целое, большее к Iog2m число, если Iog2m - нецелое) и элемент НЕ, вход которого соединен с первым входом блока управлени  и первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с входом сброса D-тригге- ра, выходом элемента ИЛИ и четвертым выходом блока управлени , второй вход которого соединен с тактовым входом D-триг- гера и первым входом элемента И, второй вход которого соединен с выходом D-триг- гера, информационный вход которого соединен с выходом второго элемента ИЛИ-НЕ, вторым входом первого элемента ИЛИ-НЕ и седьмым выходом блока управлени , третий вход которого соединен с пер- вым входом элемента ИЛИ и входом установки в нуль 1од2т +1)-разр дного двоичного счетчика, счетный вход которого соединен с выходом элемента И и третьим выходом блока управлени , второй выход которого соединен с выходом элемента НЕ, а четвертый и п тый выходы-соответственно с пр мым и инверсным выходами младшего разр да (1од2т +1)-разр дного двоичного счетчика, пр мые выходы Qlog2mD старших разр дов которого соединены с соответствующими входами третьего элемента ИЛИ-НЕ, выход которого соединен с шестым выходом блока управлени  и вторым входом элемента ИЛИ.

Л

f- 6

г

Z

I

гЗ

Г

II I

i

J

1

Фиг.З

Г

1

и

ФигЛ

Фиг. 6

Г

Фиг. 7

а S

6 .

г

д

ЩЩ----ЛЩ1П.

I 3 5 bffS

™М.ЛШ

П Г

1728858

...а

Фиг. 8

. П