JPS63160406A - 非巡回型有限インパルス応答デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号処理および実時間デジタルビデ
オ処理に用いる非巡回型デジタルフィルタに関するもの
である。特に本発明は、乗算器を必要とせず、２〜Ｎの
累乗の係数のみを有する有限インパルス応答（ＦＩＲ）
フィルタを超大規模集積（ＶＬＳＩ）回路の形態で構成
実現することに関するものである。

従来技術の説明 種々のデジタルフィルタの中では、有限インパルス応答
（ＦＩＲ）デジタルフィルタ　（トランスバーサルフィ
ルタとも称する）に極めて大きな興味がそそがれている
。その理由は、そのフィルタの設計に当たって有力で完
成された最適化理論がある為である。ＦＩＲフィルタは
、規定の振幅／周波数応答を、正確に線形め位相特性を
有する任意の精度に近似させるように容易に設計するこ
とができる。非巡回型のＦＩＲフィルタは有限２平面中
に零点を有するだけであり、従って常に安定である。

これらの特徴はＦＩＲフィルタを大部分のデジタル信号
処理分野にとって極めて魅力のあるものとする。

有限インパルス応答（ＦＩＲ）デジタルフィルタはデジ
タル信号処理や実時間デジタルビデオ処理で広く用いら
れている。ＦＩＲデジタルフィルタを通常のハードウェ
アで実現するには遅延ユニット、乗算器および加算器が
基本的な機能の素子として用いられている。これらの基
本的な機能の素子の中では、一般に乗算器がハードウェ
アで実現する上で最も複雑であり、実際に占める面積が
大きくなり、これらの原因によりフィルタの価格を増大
せしめる。個々の構成素子より成るシステムにおける乗
算器も高価である。ＶＬＳＩチップの設計上の点からし
ても、集積回路（ＩＣ）フィルタチップ上で乗算器が占
める面積があまりにも大きくなる。価格だけが唯一の重
要なファクタではなく、フィルタの動作速度も種々の適
用分野、例えば実時間ビデオ処理やその他の高速デジタ
ル信号処理においてより一層重要なファクタとなる。通
常のＦＩＲデジタルフィルタでは、伝送遅延時間の大部
分が乗算器によるものであり、これによりフィルタの速
度を減少せしめている。従って、動作速度を速め、価格
を低くし、ＶＬＳＩチップ設計の構造上の複雑性を減少
せしめる為に、時間のかかる乗算器をデジタルＦＩＲフ
ィルタから無くすのが望ましい。現今の技術文献には、
ＦＩＲデジタルフィルタの構成すなわち設計において乗
算器を少なくするか或いは完全に無くす方向にあり、同
時に実時間デジタル信号処理分野に用いる為のこれらフ
ィルタの速度を高める目的の解決策を提案している種々
の論文が記載されている。

従来の特許技術においては米国特許第３９７９７０１号
に、２の整数の累乗の係数値を特徴とする複数の基本セ
クションの縦続接続から成る非巡回型デジタルフィルタ
が開示されている。この特許のフィルタは乗算器を用い
ず、乗算器を用いる他のフィルタの数倍の動作速度を有
する旨主張している。

本願明細書に開示する乗算器のないＦＩＲフィルタは上
記米国特許第３９７９７０１号のものと類似の概念を有
するが、重要な相違がある。

米国特許第３９７９７０１号に開示されているフィルタ
はフィルタを構成する２つの基本組立ブロック（タイプ
１及びタイプ２）を有する。タイプ１のユニットは値１
の係数のみを有しく米国特許第３９７９７０１号の第３
欄、第５３〜５６行参照）、タイプ２のユニットは偶数
個の遅延素子のみを有すると共に３つの係数のみを存し
、これら係数の中心の係数値は常に１に等しくする（米
国特許第３９７９７０１号の第４欄、第７〜１２行参照
）。

発明の要約 本発明は、乗算器を含まず係数空間を２の累乗にのみ限
定したＦＩＲフィルタのアーキテクチャ及びそのＶＬＳ
Ｉ実現に関するものである。慣例のデジタルフィルタで
は、フィルタ係数を２０の種々のレベルに線形に量子化
する。本発明による乗算器のないデジタルフィルタの設
計にふいては、フィルタ係数をＮ個の２Ｎの種々のレベ
ルに非線形に量子化する。この本発明による設計におい
ては乗算器をシフトレジスタ及び／又はマルチプレクサ
と置き換えることができる。

本発明のＦＩＲフィルタアーキテクチャは規則正しくそ
ジュラである構造を用いる。このフィルタは、各タップ
ごとに、３個のバス、即ちデータバス、係数バス及びサ
ムインバスが各タップに入る構造を用いる。データバス
は放送データサンプルを各タップに運ぶものである。係
数バスは重み係数情報を運ぶものである。サムインバス
はその前のタップの遅延された出力を運ぶものである。

各タップからサムアウトバスを引き出す。このバスは各
タップの出力端であって次のタップのサムイン入力端に
入る。この規則正しいモジュラアーキテクチャは大きな
フィルタに対するフィルタセクションの縦続接続を構成
するのに好適である。

各タップは、係数及び当該タップに対する制御ワード情
報を含むレジスタを有する。この情報はフィルタ動作の
初期設定フェーズにおいてロードされる。各タップはシ
フタを有し、このシフタは２の累乗の正しい係数を用い
てデータサンプルを重み付けする。シフタの出力は重み
付けされたデータサンプルであり、パイプラインラッチ
にラッチされる。このラッチの出力は加算器によりその
前のタップの出力に加算される。この加算器の出力は１
単位時間だけ遅延され、次いで次のタップの加算器の入
力端子に供給される。

フィルタワードは初期設定フェーズと常規動作フェーズ
の２つのフェーズにふいてロードされる。

初期設定フェーズにおいては係数と制御ワードが各タッ
プにロードされる。係数レジスタは直列チェーン内に接
続されたシフトレジスタであり、そのローディングは係
数及び制御ワードを直列に読み出すと同時にこれらを閉
ループ内で再ロードして検証プロシージャの終了時に全
ての係数と制御ワードが正しいレジスタ内に存在するよ
うにすることにより達成される。

このフィルタは係数として２の累乗のみを用いる。２の
累乗による２進乗算は被乗数のシフトにほかならないか
ら、この場合には複雑な乗算は簡単なシフタと置き換え
ることができる。係数として２の負の累乗のみを用いる
場合にはシフト動作は右方向シフトのみに簡単化される
。データ（被乗数）が常に正であるものとすると、この
シフトは正と負の係数の両方を処理することができる。

図示の実施例に対しては、この乗算器の出力は符号ビッ
トとしての最上位ビットと１５の大きさビットを有する
１６ビットデータの１の補数であり、　。

従って８ビットの被乗数に対しては最大７ビットのシフ
ト（２−７の乗算に等価）を行うようにする。

これはこの乗算器が処理し得る最大の２の負の累乗であ
る。更に、適切にプログラムすればこの乗算器は被乗数
を次の値二〇、±２°、±２−′、±２′″２．・・・
±２−７の何れか一つで乗算することができる。

しかし、この制限は係数空間の拡張により克服すること
ができる。２の累乗の係数空間はシフタ及びその出力を
処理する他の素子を変更することにより±２−７の現在
の制限を越えて容易に拡張することができる。シフタの
総合アーキテクチャは変えず、これを増大した係数空間
を含むように拡張するだけでよい。

同様に、アーキテクチャは８ビットのデータワードに制
限されない。これを任意のサイズに増大するには、シフ
タ内の複数組のＮＡＮＤゲートのサイズを８ビットから
所望のデータサイズに増大させるだけでよい。当然のこ
とながら加算器のサイズも係数空間及びデータワードサ
イズの双方の値に応じて増減させる必要がある。

本発明提案によるＦＩＲフィルタ構造は〔Ｃε（０，±
２°、±２−１．±２−２．・・・±２−’）　］のよ
うな係数空間Ｃに対して完全にプログラムする″ことが
できる。フィルタのプログラマビリティを維持するため
に、複数の正の入力端子及び１つの選択ラインを有する
複数組のＮＡＮＤゲートの出力端子を入力端子とするマ
ルチプレクサを用いてデータ入力の可能な全てのシフト
を与えるようにする。ＮＡＮＤゲートの出力端子をずら
せてマルチプレクサに配線する。マルチプレクサ出力の
１の補数変換は一組のＢＸＯＲゲートにより達成する。

これがため、シフタ及びデコーダ、ＮＡＮＤゲート及び
ＢＸＯＲゲートを用いてフィルタは標準の乗算器を用い
ないでデータワードに係数を乗算することができる。

このフィルタは種々の係数及びランダムデータを用いて
満足にシミュレートさせることができる。

好適実施例の説明 フィルタリングはリアルタイム線形信号処理の最も重要
な機能の１つである。種々のタイプのデジタルフィルタ
の中で、有限インパルス応答（ＦＩＲ）デジタルフィル
タ（トランスバーサルフィルタとも称されている）が多
いに注目されている。その理由は、そのフィルタの設計
を助ける効果的で円熟した最適化理論が存在するためで
ある。ＦＩＲフィルタは規定の振幅／周波数応答を正−
に線形の位相特性を用いて任意の精度に近似させること
により容易に設計することができる。非巡回型ＦＩＲフ
ィルタは有限の２−面における零点のみを含み、従って
常に安定である。これらの特徴によってこれらのフィル
タは殆どどのデジタル信号処理の用途に極めて有用であ
る。

ＦＩＲフィルタは次の入出力関係により特徴づけられる
。

ココで、Ｌ−ｔ　＝　Ｘ（ｔｈ−ｉＴｓ　）　ハサン７
’ｌＪ　ンクされた人力信号であり、ｙ、、＝　ｙ（ｔ
、）は対応する出力信号である。Ｔ、はサンプリング周
期、ｔ、　＝　ｎ’ｉ’、はサンプリング瞬時、ｆ、　
＝　１／Ｔ。

はサンプリング周波数である。このように各出力サンプ
ルは有限個（本例ではＮ個）の入力サンプルの加重和で
ある。

第１図は周知のセミ−シストリックの並列人力、直列出
カドランスバーサルフィルタのアーキテクチャ２０を示
す。斯種の構成ではデータをフィルタの各タップにデー
タバス２２を介して全体的に伝送し、これらの各タップ
では乗算器２４にて入力端子２３に現われる係数レジス
タ（図示せず）からの加重因子（係数）を上記データに
乗じ、かつこれに加算器２６にて先のタップの遅延回路
２８からの遅延出力を加算する。従って、トランスバー
サルフィルタ２０の基本的な構成ブロックは乗算器２４
、加算器２６及び遅延回路２８である。本発明のアーキ
テクチャでは斯かる加重因子乗算器を除去する。

第１図に示した式１についての古典的な実現法では、人
力サンプルの重み付けを乗算器によって行う。乗算器は
非常に時間を費やし、しかもフィルタの構成を高価とす
るため、乗算操作を廉価で、しかも速くして、フィルタ
の全動作速度を向上させる多大な努力が成されている。

係数空間を２の累乗だけに制限する場合には、複雑な乗
算処置は簡単なシフト演算によって置換えられる。この
ことは本発明にて得られるＦＩＲフィルタ構造の重要な
特徴である。係数空間についての斯かる制限がフィルタ
のパーホーマンスに影響を及ぼすことは明らかである。

このような制限に対する補償をするのに十分な探索が成
されている。それについて将来最も有望と見なされる概
論がコー（に００）及びミロン（Ｍｉｒｏｎ）による同
時係属出願に概説されており、これには斯かる構造で用
いられる一次アルゴリズムの実行法について開示されて
いる。しかし、この発明は全くプログラマブルなフィル
タであるため、任意の２の累乗のフィルタアルゴリズム
を実行することができる。

フィルタアーキテクチャ 第２図を参照して本発明によるフィルタ１０のアーキテ
クチャを階層的に説明する。図示の例では、１０個のタ
ップフィルタと、８ビットのデータワードと、０〜±２
−７の係数空間と、２０ビット幅の最終出力バスとを用
いる。第２図の頂部レベルの階層はフィルタＩＯのｌＯ
タップの構造を示す。３つのバスはデータバス１２、係
数バス１４．１５及び和−人力バス１６を経て各タップ
に入る。各タップの出力は和−出力バス１８である。各
バスの目的及び機能をフィルタ作動の説明と併せて説明
するが、その構成は極めて通例のもので、しかも基準的
なものであることは明らかである。なお、このことはり
ＬＳＩでの作製観点からのアーキテクチャにとって極め
て重要な特徴である。

第２図のデータバス１２は放送データサンプルＤ−ＩＮ
を各タップ３０に転送するバスである。係数バスはＣ−
１１０ゲー）４１にて生じるループであり、これにはＣ
−ＩＮバス１４とＣ−０１１Ｔバス１５が含まれる。バ
ス１４は加重因子情報を転送し、和−人力バス１６は先
のタップ３０の遅延出力を転送する。和−出力バス１８
はタップ３０の出力であり、これはつぎのタップ３０の
和−入力端子１６に供給することができる。な右、この
アーキテクチャそのものは極めて自然に、しかも容易に
縦続接続するものであり、しかもタップ数は１０個に限
定されるものではない。

第３図は各タップ３０の構成ブロックを示したものであ
る。これらの各ブロックについては後に詳述するが、各
タップは同一構成のものとする。Ｃ−ＲＩＥＧ３２は係
数と制御ワード情報ｃｃｗを包含するレジスタである。

この情報はフィルタ動作の初期化設定状態にて係数バス
１４を介してロードさせる。

この情報の殆どはデータバス１２からのデータを正しい
２の累乗で重み付けするシフタ（ＳＨＩＦＴＢＲ）　３
４によって用いられる。５）ｌＩＦＴＢＲ３４の出力は
加重データサンプルであり、これは速度向上目的に用い
られるパイプライニングラッチ３６にてラッチされる。

ラッチ３６の出力はＡＤＤＥＲ３８によって先のタップ
の出力に加算され、このＡＤＤＥＨの出力はＳＵＭ−Ｏ
ＵＴバス１８及びＳＵＭ−ＩＮバス１６を介してつぎの
タップのＡＤＤＢＲ入力として供給される前にＣＬに一
間の成る時間単位だけＤＢＬＡＹ４０にて最終的に遅延
される。

つぎの節ではフィルタ動作の初期化設定状態の期間中に
おける係数／制御ワードローディング及び非破壊検証処
置につき説明する。

係数ローディング及び検証 フィルタ１０は初期化状態と正規の動作状態との２つの
状態で作動する。係数及び制御ワード（ＣＣＩＩ４′）
は最初の初期化状態の期間中にロードさせる。係数及び
制御レジスタ（Ｃ−ＲＥＧ）３２は互いに直列チェ−ン
で接続するため、ローディングは直列的に行われる。な
お、ここではタップ数を１０とするフィルタの特定ケー
スにつき説明する。第２及び３図の係数入力バス（Ｃ−
ＩＮ＞１４にはＣＣｌ１＃９を供給し、Ｃ−ＲＢＧ３２
をいずれもクロックＣＬＫ−Ｃ３１（これについては後
に説明する）によってクロックする。ＣＣＷ＃９がＣ−
ＲＢＧ＃０にロードされることは明らかである。

そこで、ＣＣＷ＃８をＣ−ＩＮバス１４に供給し、すべ
てのＣ−ＲＢＧを再びクロックさせる。この時点にＣＣ
１１＃９はＣ−ＲＢ（４０からＣ−ＲＥＧ＃１　にシフ
トし、かつＣＣＷ＃８はＣ−ＲＢＧ＃Ｏにロードされる
。この処置は１０回繰返される。常に新規のＣＣＷがＣ
−ＩＮバス１４に供給され、しかもすべてのＣ−ＲＥＧ
がクロックされる。その特定のＣＣＷ　、つまり最新の
ＣＣＷはＣ−ＲＥＧ＃０にロードされ、他のすべてのＣ
Ｃｗは逐次隣のＣ−ＲＥＧ３２にシフトされる１゜ｌサ
イクル（この場合には１０個のクロックパルス）の終了
時にはすべてのＣＣＷがＣ−ＲＥＧ３２に正しい順序で
ロードされる。要するに、Ｃ−ＩＮバス１４から最も離
れているＣＣＷが最初にロードされ、つぎに遠いＣＣＷ
が２番目にロードされるようにして、以下順次すべての
ＣＣＷがロードされるまでその処置は繰返えされる。各
新規のＣＣＷは成るレジスタにおける旧のＣＣＷをすべ
て押しやり、サイクルの終了時にローディングは完了す
る。

つ４ぎのステップは上記ローディングの検証である。こ
の検証の目的は、すべてのＣＣＷがそれらの所要の指定
レジスタにロードされたかを確かめることにある。そこ
で、非破壊検証処置を利用し、これにより検証のために
ＣＣＷを読出し、その読出したＣＣｗを閉ループにて［
ニーＲＢＧ３２に同時に再ロードさせて、検証サイクル
の終了時にＣＣＷをそれらの各Ｃ−ＲＥＧに戻すように
する。回路構成を簡単とし、かつチップのＩｌｏ　ピン
数を限定数とするために、他の任意のＣＣＷアドレス手
段は採用していない。本発明における検証処置は直列的
なものでもある。第２図ではＣ−１１０バスを双方向バ
ス、即ちＣ−ｒＮ１４及びＣ−ロＵＴ　１５とし、この
双方向バスの方向をＣ−Ｒ１１４２にて示す外部信号に
よって制御する。Ｃ−ＲＷ４２を１にセットする場合に
は係数バス１４が入力バスとして作用し、Ｃ−ＲＷ４２
を０にセットする場合には係数バス１５が出力バスとし
て作用する。００ｗローディング処置に対してはＣ−Ｒ
Ｗが１にセットされて、ＣＣｗが上述したようにロード
されることは明らかである。検証の場合には、Ｃ−ＲＷ
倍信号０にセットし、かつＣＬに−Ｃ３１をクロックさ
せる。最初のクロック信号では出力ゲート４４における
Ｃ−０ＵＴ（第３図）に最後の係数（係数＃９）が現わ
れ、これと同時に斯かる係数がゲート４１から逆にＣ−
ＲＢＧ＃０にロードされる。つぎのクロックサイクルは
最後から２番目の係数をＣ−０ＵＴバス１５に転送し、
これと同時に斯かる係数をＣ−ＲＢＧ＃０にロードし、
この際Ｃ−ＲＥＧ＃０にこれまで存在していたもの（係
数＃９）　はＣ−ＲＥＧ＃１に押しやられる。検証サイ
クルの終了時（１０個のクロックパルスの供給後）には
、ゲート４４を経てＣ−０ＵＴバス１５からすべての係
数が読出され、これと同時にこれらの係数はＣ−１Ｎバ
ス１４を経てＣ−ＲＥＧ３２に再びロードされたことに
なる。

２の累乗乗算器及び加算器 フィルタ１０は係数として２の累乗を用いるだけである
。２の累乗による２進乗算は被乗数のシフトであるので
、この場合には複素乗算を簡単なシフタ３４にて行う。

係数として２の負の累乗だけを用いる場合には、シフト
操作が右シフトだけに単純化される。データ（被乗数）
が８ビットであり、しかも常に正であるものとし、しか
も上述した仮定のもとでは斯かる乗算器は正及び負の双
方の係数を取扱うことができる。このシフタ３４の出力
は符号ビットとしての最上位ピッ）　（ＭＢＳ）　と１
５の大きさのビットとを有している１６ビットデータの
１の補数であり、従って８ビット被乗数（本例の仮定条
件）に対して最大７ビットシフトさせることになり、こ
れは２−７による乗算に等しい。これは斯かる乗算器が
取扱うことができ、しかもフィルタも同様に必要とする
２の最大の負の累乗である。

他の方法では適当にプログラム化して、被乗数につぎの
値のいずれか、即ち ０、±２°、　±２−１．±２−２．−±２−７を乗じ
ることができる。

第４Ａ図は制御ワード（ＣＣＷ）のフォーマットを示し
、第４Ｂ図はすべての正の係数値に対してシフト操作を
如何様にして行うかを示したものである。

これらにつき下記に説明する。

第５図は上述したｌの補数の乗算器／シフタ３４の動作
を実行する論理ダイアダラムを示す。プログラマビリテ
ィを保持するためにこの乗算器／シフタ３４の各段に全
ての可能な上述したシフトを組込み、これを乗算器／シ
フタ３４の簡単な乗算設計により行い、その人力区分４
６を各々が８個のＮＡＮＤゲートよりなる８組のＮＡＮ
ロゲートによって構成する。これら８組のＮＡＮＤゲー
トの各々には、その入力ライン４７に第５図の左側に示
すように、データバス１２から正の被乗数（これがため
任意の符号ビットを必要としない）の８個の大きさビッ
トを供給する。ＮＡＮＤゲートの各組に以下に説明する
ように復号器６２からの個別の選択ライン４８を設ける
。

上記入力区分の８組のＮＡＮＤゲートめうちの１組のＮ
ＡＮＤゲートはＣ−ＲＥＧ３２の段に対してプログラム
された上記係数の値に依存して選択する。選択された組
のＮＡＮＤゲート４６の出力端子４９を乗算器／シフタ
３４の出力段５０に適宜にシフトしかつ配線して第５図
に示すように１５ビット用のバス５２に出力を発生し得
るようにする。この配線は、図面を簡単とするために、
これらＮＡＮＤゲート４６の最初の２組の出力ラインに
対してのみ示す。この乗算器／シフタ３４の最終段を１
の補数変換論理５４とし、これを１組の排他的ＯＲゲー
トにより構成しこれによって係数が負の場合出力バス５
６にバス５２０ビット毎の補数を発生し得るようにする
。被乗数が常時圧であるためバス５６の乗算された出力
の符号は係数の符号に依存する。この１６個のビット（
１５個の大きさビットと１個の符号ビット）のバス５６
をラッチ３６でラッチし、かつ加算器３８（第３及び６
図）に供給する。

乗算器／シフタ３４及びラッチ３６の後段の区分を通常
の構成の加算器３８（第６図）とする。この加算器は２
０ビット加算器を構成するように縦続接続された部分的
に（４ビット）完全なキャリールックアヘッド加算器と
する。この加算器は、これにパイプライニングラッチ３
６を経て乗算器／シフタ３４０１６ビット出力を人力５
８の１つとして供給すると共に他方の人力６０を前段の
遅延ラッチ４０からの出力とする。加算器の小さな数に
対しては符号拡張技術を用いる。１の補数形態の上記小
さな数の符号を加算器のキャリー入力端子にも供給し、
これにより上記小さな数を２の補数形態に変換する。

大きな数の大きさく２０ビット）は次に示すように選択
する。特定の段又はタップではこの数をこの段までの全
ての段の乗算器／シフタ３４の出力の累乗された結果と
する。従って段の数が多くなればなるほど累乗された結
果が大きくなる。チップの設計に当たってはプログラマ
ビリティのほかに縦続接続性も導入した。２の累乗の係
数のみを有するフィルタに対する最大で１６個のタップ
を良好に選定してビデオ用途の大部分をカバーし得るよ
うにすることを確かめた。この事実を考慮して上記大き
な数の大きさく２０ビット）を適宜定め、各乗算器／シ
フタ３４によって最大可能な出カフＦ８旧最大可能な８
個のビット被乗数ＦＦ及び最大可能な係数１に対して生
じる）を発生する場合でも縦続接続後全部で１６個の段
の累乗結果にオーバーフローが生じないようにする。こ
の目的のため各累乗結果に対し１個の符号ビット及び１
５個の大きさビット並びに全部で２０ビットとなるこれ
らビットの１６（２４）段の累積を行うｌ　ｏｇｘ２’
ビットを必要とする。

フィルタのプログラミング 前述したように、ＦＩＲフィルタ構体１０は図示の例の
推定のもとて次に示す係数空間Ｃに対して完全にプログ
ラムすることができる。

〔Ｃｔ　（０，±２°、±２−１．±２−”１−−−１
±２−’））係数兼制御ワードＣＣＷには実際のシフト
の情報及び係数の符号が含まれる。また、このワードに
は大きさ０（零）の符号も含まれる。このワードＣＣｗ
は５ビットワードとし、その３個の最下位ビット（ＬＳ
Ｂ）によって係数の累乗を規定し、次のビットによって
符号を制御し、最上位ビットによって零係数を制御する
。これを第４ａ図に示す。３個の係数累乗制御ビットは
３−８組号器６２（第５図）を通過するとともに２°か
ら２−７までの１シフトを選択する。この符号制御ビッ
トによって係数の符号を決める。零帰数（これは２の累
乗でないので特別の場合である）の場合にはビット数を
１にセットする。

全体のプログラム動作は後に示す表１の例に示すように
実行する。表１には所望の係数及びこれに関連するＣＣ
Ｗ符号を示す。復号器６２を用いることによってＣＣＷ
符号に必要なＩｌｏ　ピンの数を減少させることができ
る。

係数空間の可能な拡張 ２の累乗の係数空間は乗算器／シフタ３４を変更するこ
とによって本例の限界±２−７を越えて容易に拡張する
ことができる。例えばこの係数空間を上２−＋５まで拡
張するためには係数値（３から４）に対し１個以上のビ
ット及び４−１６復号器を必要とする。また、この場合
には通常用いられる各々が８ｗＩのＮＡＮＤゲートより
なる８組のＮＡＮＤゲートの代わりに各々が８個のＮＡ
ＮＤゲートよりなる１６組のＮＡＮＤゲートを必要とす
る。これがため乗算器／シフタ３４の全体のアーキテク
チャは変化しない。即ち係数空間のみが拡張されるだけ
である。

同様にフィルタ１０は８ビットのデータワードに限定さ
れるものではない。このデータワードを任意の大きさに
増大するためには単に１組当りのＮＡＮＤゲートの数を
８個から所望の大きさのデータの数に増大させる必要が
ある。加算器３８の大きさくビット数）は係数空間及び
データワードの大きさの最大値に従って増減させる必要
がある。

ＶＬＳＩの実行及びシニミレーション このフィルタ１０はシダネチック社の２　ミクロン二重
金属標準セル技術を用いて実行することができる。本例
のチップのタップは１０個とする。集積回路のレイアウ
トはシルバーリスコ社のＣＡＬ−ＭＰソフトウェアを用
いることによって行うことができた。このチップ動作の
種々のモードに対しても同様の結果を得ることができた
。

初期化状態 第７図及び表■の係数ローディング手順に関してはフィ
ルタ係数を表１にリストアツブしたように決める必要が
ある。第７図に便宜上表Ｉの等価ＪＯ進値を示す。係数
値はＣ−１１０ゲートを経て（ニーＩＮバス１４に逆に
供給すると共に１０個のクロックパルスの＃端でこれら
係数が正しいＣ−ＲＥＧ３２に存在し得るようにする。

前述したように係数をローディングするためにはＣ−Ｒ
Ｗ４２の信号を１゛にセットする。

ローディングを検証するためにはＣ−ＲＷ４２の信号を
０にセットしかつ再び１０個のクロックパルスを供給し
得るようにする。第７図及び表■の係数検証及びローデ
ィング部分はＣ−０ＵＴバス１５を経て（逆方向に）Ｃ
−Ｉ１０ゲートに現れる係数の全部を示すと共にＣ−Ｉ
Ｎバス１４を経てＣ−ＲＢＧ３２に再ローディングし得
るようにする。これがため初期化手順をシュミレートす
ることができる。

正規の動作 正規の動作では係数クロックＣＬＫ−Ｃエネーブル信号
（ＣＥＮ）を１にセットする。フィルタの初期化が連続
して行われると係数を変化する必要がなくなるためこの
信号は係数を変更する浮遊係数クロックパルス（ＣＬＫ
”Ｃ）に対する付加保護信号となる。

データは［１−ＩＮバス１２を経て供給され従って正規
の動作クロックパルス（ＣＬＫ−Ｎ）は単にシステムク
ロックとなり、データに対してフィルタ処理が行われる
ようになる。

かようにして種々の係数及び任意にデータを用いるフィ
ルタを有効にシュミレートすることができる。

表　　Ｉ 係数制御ワード　２進値　　１０進値　所望の係数ＣＯ
１００１０１８２−’ Ｃ１０００００，００ Ｃ２１１１００２Ｂ　　　−２−’ Ｃ３１０１１１２３２−’ Ｃ４１００００１６２゜ Ｃ５０００００００ Ｃ６１１０００２４〜２゜ Ｃ７１０００１１７２−’ Ｃｆ！ｌ　　　　　　　１０１１０　　　２２　　　２
−’Ｃ９１１０１１２７−２−’

【図面の簡単な説明】

第１図は古典的なＦＩＲフィルタのブロック図、第２図
は本発明フィルタの一実施例の回路図、第３図は第２図
の各タップの回路図、 第４Ａ図は第２図のフィルタに対する係数ワードを示す
図、 第４Ｂ図は第２図のシフタの正の係数のシフトを示す図
、 第５図は第２図のフィルタの乗算器／シフタの論理回路
図、 第６図は第２図のフィルタの加算器の回路図、第７図は
第２図のフィルタに対する係数ローディング及び検証プ
ロシージャのシーケンスを示す図である。 ＩＯ・・・フィルタ　　　　　１２・・・データバス２
０・・・トランスバーサルフィルタ １４、１５・・・係数ハス　　　２２・・・データバス
１６・・・和−人力バス　　　２４・・・乗算器１８・
・・和−出力バス　　　２６・・・加算器２８・・・遅
延回路　　　　　３０・・・タップ３２・・・係数及び
制御ワードレジスタ３４・・・シフタ　　　　　　３６
・・・ラッチ３８・・・加算器　　　　　　４０・・・
遅延回路４１・・・ゲート ４２・・・双方向バス用外部信号入力端子４４・・・出
力ゲート　　　　４６・・・ＮＡＮＤゲート４７・・・
入力ライン　　　　４８・・・選択ライン４９・・・出
力端子　　　　　５０・・・出力段５２・・・５ビット
用バス　　５４・・・ｌの補数変換論理５６・・・出力
ハス　　　　　５８・・・入力ハス６０・・・人力　　
　　　　　６２・・・３−８復号器特許出願人　　エヌ
・ベー・フィリップス・フルーイランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、ｎ≧１としてｎ個のタップを有する非巡回型有限イ
   ンパルス応答フィルタにおいて、 １タップ当たり１つの係数で、各係数が２ の整数の累乗である複数の係数を受けて記憶する手段と
   、 前記のタップの各々におけるデータ入力ワ ードを受け、このデータ入力ワードを各タップ当たり記
   憶された前記の係数の値によって決まる量だけシフトさ
   せ、このシフトしたデータワードが各タップ当たりの前
   記の入力データワードおよび前記の係数の積に等価とな
   るようにする手段と、 前記の積を前のタップの遅延出力に加算し、前のすべて
   のタップの積の累算和を形成する手段と、 この累算和を遅延させて次のタップに進ま せる手段と、 前記のフィルタにおけるすべてのタップの 累算和を出力させる手段と を具えたことを特徴とする非巡回型有限インパルス応答
   デジタルフィルタ。 ２、特許請求の範囲第１項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、複数の係数を受け
   て記憶する前記の手段が、前記の係数を初期位相で前記
   のフィルタ中 にローディングする入力手段と、 前記の係数の各々をその宛先タップに転送 させる係数バスと、 各タップで係数をこのタップに対し記憶す る係数レジスタと を具えていることを特徴とする非巡回型有限インパルス
   応答デジタルフィルタ。 ３、特許請求の範囲第２項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記の係数バスは
   直列バスであり、 前記の係数レジスタは直列チェイン中で互 いに接続されており、 前記の係数は、直列チェイン中の最後の係 数が最初にローディングされ、各係数が前記の直列チェ
   インの開始付近まで逆関係でこの直列チェインをシフト
   ダウンするようにローディングされるようになっている
   ことを特徴とする非巡回型有限インパルス応答デジタル
   フィルタ。 ４、特許請求の範囲第３項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記の係数バスが
   双方向性のバスであり、 前記の係数バス上の直列ビット流の方向を 反転させる手段と、 前記の係数バス上の出力端子手段と、 前記のバス方向が反転された際に前記の係 数を前記の出力端子手段に直列に読出し、これら係数を
   前記の宛先タップで再ローディンすることによりこれら
   係数のローディングを検証する手段と を具えていることを特徴とする非巡回型有限インパルス
   応答デジタルフィルタ。 ５、特許請求の範囲第１項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記のデータ入力
   ワードを受け、これをシフトさせる前記の手段が、 前記のタップの各々に接続され、前記のデ ータ入力ワードをこれらタップの各々に転送するデータ
   バスと、 前記のデータバスと前記のタップの前記の 係数レジスタとに接続され、各データワードを順次に受
   け、そのビットを前記の係数レジスタに記憶された前記
   の係数に応じてシフトさせて加重データサンプルを出力
   させる、 ＮＡＮＤ−ＮＡＮＤマルチプクレサの形態で前記のタッ
   プの各々に設けられたシフタと を具えていることを特徴とする非巡回型有限インパルス
   応答デジタルフィルタ。 ６、特許請求の範囲第５項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記の係数が２の
   負の累乗のみであり、前記のシフタが右にのみシフトを
   行うようになっていることを特徴とする非巡回型有限イ
   ンパルス応答デジタルフィルタ。 ７、特許請求の範囲第１項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記のフィルタの
   係数空間が０〜±２＾−＾７に制限されていることを特
   徴とする非巡回型有限インパルス応答デジタルフィルタ
   。 ８、特許請求の範囲第１項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記のフィルタは
   完全にプログラミング可能なフィルタとしたことを特徴
   とする非巡回型有限インパルス応答デジタルフィルタ。 ９、特許請求の範囲第８項に記載の非巡回型有限インパ
   ルス応答デジタルフィルタにおいて、前記の完全にプロ
   グラミング可能なフィルタは、０〜±２＾−＾７の所定
   の範囲に対し前記のデータ入力ワードの可能なすべての
   シフトを処理する手段を有していることを特徴とする非
   巡回型有限インパルス応答デジタルフィルタ。 １０、特許請求の範囲第１項に記載の非巡回型有限イン
   パルス応答デジタルフィルタにおいて、前記のフィルタ
   のタップはいかなるオーバフローもない１６個のタップ
   に制限されていることを特徴とする非巡回型有限インパ
   ルス応答デジタルフィルタ。 １１、特許請求の範囲第７項に記載の非巡回型有限イン
   パルス応答デジタルフィルタにおいて、更に前記のフィ
   ルタの縦続段により前記のフィルタの長さを伸長させる
   手段を具えていることを特徴とする非巡回型有限インパ
   ルス応答デジタルフィルタ。 １２、特許請求の範囲第１項に記載の非巡回型有限イン
   パルス応答デジタルフィルタにおいて、前記の積を加算
   する前記の手段が、 前の加重データサンプルの累算和を各タッ プに転送する和入力バスと、 各タップの前記のシフタの出力を前記の累 算和に加える加算器と、 遅延素子と、 前記の加算器の和を、次のタップの和入力 バスに接続された前記の遅延素子に転送する和出力バス
   と を具えていることを特徴とする非巡回型有限インパルス
   応答デジタルフィルタ。 １３、特許請求の範囲第１２項に記載の非巡回型有限イ
   ンパルス応答デジタルフィルタにおいて、８ビットデー
   タワードおよび±２＾−＾７の係数に対して、前記のシ
   フタの出力が１の補数での、１個の符号ビットと１５個
   の大きさビットとより成るようにしたことを特徴とする
   非巡回型有限インパルス応答デジタルフィルタ。 １４、特許請求の範囲第１２項に記載の非巡回型有限イ
   ンパルス応答デジタルフィルタにおいて、８ビットデー
   タワードに対する前記のシフタが、 ８つの第１ＮＡＮＤゲート組を有する入力区分を具え、
   各第１ＮＡＮＤゲート組が前記のデータワードの８つの
   ビットをすべて受けるようになっているシフタと、 前記の係数レジスタから前記の第１ＮＡＮＤゲート組の
   各々に延在する選択ラインであって、前記の係数によっ
   てどの選択ラインが有効であるかを決定するようになっ
   ている当該選択ラインと、 選択した第１ＮＡＮＤゲート組の出力を受ける第２ＮＡ
   ＮＤゲート組であって、これら第１および第２ＮＡＮＤ
   ゲート組の組合わせによりシフタとして所望のシフトを
   行うようになっている当該第２ＮＡＮＤゲート組と、 前記のシフタの出力端子に設けられ、前記 の加算器に転送する為にラッチされた前記シフタの出力
   端子で１の補数の変換を行う排他的論理和ゲートの組と を具えていることを特徴とする非巡回型有限インパルス
   応答デジタルフィルタ。 １５、特許請求の範囲第３項に記載の非巡回型有限イン
   パルス応答デジタルフィルタにおいて、前記の係数レジ
   スタは、５ビット、すなわち前記の係数に対し３ビット
   、その符号に対し１ビット、零係数に対し１ビットを有
   する係数制御ワードを記憶することを特徴とする非巡回
   型有限インパルス応答デジタルフィルタ。 １６、特許請求の範囲第３項に記載の非巡回型有限イン
   パルス応答デジタルフィルタにおいて、更に前記の係数
   レジスタの出力を復号する復号器を具えていることを特
   徴とする非巡回型有限インパルス応答デジタルフィルタ
   。