KR100322473B1 - 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한직각위상천이키잉 변조장치 및 방법 - Google Patents
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Abstract
본 발명은 단일 필터구조에서 4개의 1 비트 입력 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하는 FIR 필터 2개를 사용하여 4 채널용 멀티 비트 입력 에프아이알 필터를 구현한 QPSK 변조장치에 관한 것이다.
이러한 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치는, 4 채널로부터 각각 입력되는 1 비트 데이터들을 분기하여 의사잡음 확산시켜서 8개의 1비트 데이터를 생성하는 의사잡음확산수단과, 상기 8개의 1비트 데이터를 입력받아 펄스 성형을 위한 필터링을 수행하는 FIR 필터링수단과, 상기 FIR 필터링수단에서 필터링된 출력들에 각 채널별 이득을 곱하여 n비트의 데이터를 출력하는 승산수단과, 상기 승산수단에서 출력되는 n비트 데이터를 직교위상천이키잉 변조하여 I채널신호와 Q채널신호를 출력하는 가산수단을 포함한 것을 특징으로 한다.
Description
본 발명은 디지털 이동통신용 변조장치에 관한 것으로서, 보다 상세하게 설명하면 단일 필터구조에서 4개의 1 비트 입력 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하는 FIR 필터 2개를 사용하여 4 채널용 멀티 비트 입력 에프아이알 필터를 구현한 QPSK 변조장치에 관한 것이다.
디지털 이동통신용 변조기에서는 OCQPSK(Orthogonal Complex Quadrature Phase Shift Keying) 등의 변조 방식이 널리 사용된다. 이때, 심볼간 간섭(Inter-symbol interference)을 억제하기 위해 펄스 성형 인터폴레이션 필터링이 필요하다. 차세대 이동통신시스템인 IMT-2000용 동기식 단말국 모뎀의 경우, 단일 칩 내에서 4 채널의 1 비트 출력에 이득(Gain)을 곱하여 두 채널씩을 더하고 이들을 OCQPSK 변조하기 때문에 n 비트 입력을 갖는 2개의 FIR 필터가 필요하게 된다.
도 1은 IMT-2000 동기식 모뎀 내의 OCQPSK 변조 블록과 FIR 필터 블록으로 구성된 OCQPSK 변조장치를 도시한 구성도이다. 4 채널(CH1, CH2, CH3, CH4)의 1 비트 입력들은 채널 구분을 위해 Walsh 직교 코드(Walsh2, Walsh3, Walsh4)에 의해 Walsh Covering(101, 102, 103)된다. 그 다음, 승산기(104, 105, 106, 107)를 통해 각각의 이득(G1, G2, G3, G4)이 곱하여져 n 비트로 되고, 가산기(108, 109)에서 두 채널씩이 더해진다. 이로써, 두 직교신호(DI와 DQ)가 생성된다.
이 두 직교신호(DI와 DQ)는 OCQPSK 변조부(110)에서 변조되어, n 비트의 형태로 펄스 성형을 위한 n 비트 입력의 FIR 필터(111, 112)로 입력된다. 두 FIR 필터(111, 112)의 출력신호는 아날로그 칩의 D/A 변환기(113, 114)로 입력되어 아날로그로 변환된 후, 변조되고(115, 116) 이득이 곱해진(117) 다음, 출력된다.
도 1에서 이득을 곱하는 승산기(104, 105, 106, 107)는 입력 데이터가 1 비트이기 때문에 간단하게 구현할 수 있으나, OCQPSK 변조부(110)와 가산기(108, 109)는 입력 데이터가 n 비트이기 때문에 구현하는데 많은 하드웨어가 필요하다. 또한, 펄스 성형을 위한 FIR 필터(111, 112)는 입력 데이터가 n 비트이기 때문에 하드웨어 사용량이 크게 증가하게 된다.
이러한 n 비트 입력을 갖는 FIR 필터로는 Transversal FIR 필터와 Look-up table 방식의 FIR 필터가 있다.
도 2는 종래 기술에 의한 Transversal FIR 필터를 도시한 구성도이다. 이는 가장 기본적이며 고전적인 FIR 필터 방식으로서 필터의 연산방식을 그대로 하드웨어로 구현한 것이다.
일례로 이러한 Transversal FIR 필터 설계방법으로 입력신호와 출력신호가 8 비트이고, 계수가 10 비트인 48 탭 1 대 4 인터폴레이션을 수행하는 펄스 성형 FIR 필터를 설계하려면, 통상적으로 12개의 10 x 8 승산기와, 12개의 18 비트 가산기, 44개의 18비트 레지스터, 및 1개의 8 비트 레지스터가 필요하다.
이러한 Transversal FIR 필터는 단일 구조를 가지므로 하나의 필터 연산만을 수행해야 하고, 하드웨어 크기가 너무 크다는 단점이 있다.
즉, 이 Transversal FIR 필터는 1 비트 입력의 FIR 필터에 비해 그 회로 규모가 매우 증가된 것으로써 변조기의 설계 시에 이러한 일반적인 필터 설계 기법을 이용하여 설계하면 설계 면적의 증가하며, 동작 클럭의 주파수 증가가 불가피하게 된다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 이득을 곱하는 승산기 전단에 4개의 1 비트 입력 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하는 2개의 FIR 필터를 설계함으로써 하드웨어 사용량이 1/2 이하로 줄어드는 4채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치를 제공하기 위한 것이다.
도 1은 종래 기술에 의한 OCQPSK 변조장치의 구성도,
도 2는 종래 기술에 의한 Transversal FIR 필터의 구성도,
도 3은 본 발명의 한 실시예에 따른 4 채널용 멀티 비트 입력 FIR 필터를 이용한 OCQPSK 변조장치의 구성도,
도 4는 도 3에 도시된 4채널용 멀티 비트 입력 FIR 필터의 일 실시예도이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
301, 302, 303 : XOR 게이트
304 : 의사잡음확산기
305, 306 : 1:4 인터폴레이션 FIR 필터
307 ∼ 314 : 승산기
315 ∼ 320 : 가산기
321, 322 : D/A 변환기
상기한 목적을 달성하기 위한 본 발명에 따르면, 4채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치는, 4 채널로부터 각각 입력되는 1 비트 데이터들을 분기하여 의사잡음 확산시켜서 8개의 1비트 데이터를 생성하는 의사잡음확산수단과, 상기 8개의 1비트 데이터를 입력받아 펄스 성형을 위한 필터링을 수행하는 FIR 필터링수단과, 상기 FIR 필터링수단에서 필터링된 출력들에 각 채널별 이득을 곱하여 n비트의 데이터를 출력하는 승산수단과, 상기 승산수단에서 출력되는 n비트 데이터를 직교위상천이키잉 변조하여 I채널신호와 Q채널신호를출력하는 가산수단을 포함한 것을 특징으로 한다.
양호하게는, 상기 FIR 필터링수단은 4 개의 1 비트 입력에 대해 1:4 인터폴레이션을 수행하는 2개의 FIR 필터부로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조방법은, 4 채널로부터 각각 입력되는 1 비트 데이터들을 분기하여 의사잡음 확산시켜서 8개의 1비트 데이터를 생성하는 제 1 단계와, 상기 8개의 1비트 데이터를 입력받아 펄스 성형을 위한 FIR 필터링을 수행하는 제 2 단계와, 상기 필터링된 출력들에 각 채널별 이득을 곱하여 n비트 데이터를 출력하는 제 3 단계와, 상기 n비트 데이터를 직교위상천이키잉 변조하여 I채널신호와 Q채널신호를 출력하는 제 4 단계를 포함한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하면서 본 발명의 한 실시예에 따른 '4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치 및 방법'을 보다 상세하게 설명하면 다음과 같다.
도 3은 본 발명의 한 실시예에 따른 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치를 도시한 구성도이다.
도 3을 참조하면, 4개의 채널(CH1, CH2, CH3, CH4)에서 각각 입력되는 1 비트의 입력 데이터들은 채널 구분을 위해 XOR 게이트들(301, 302, 303)에서 각각 Walsh2, Walsh3, Walsh4에 의해 Walsh Covering되고, 각각 I와 Q로 나뉘어져 8개의 1 비트 데이터를 생성한다. 이들 8개의 1비트 데이터는 의사잡음확산(Pseudo Noise Spreading) 블록(304)에서 확산되고, 이 의사잡음확산 블록(304)에서 1 비트FIR 필터 입력인 fi0, fi1, fi2, fi3, fi4, fi5, fi6, fi7 가 생성되어 출력된다.
fi0, fi1, fi2, fi3는 단일 필터구조에서 4 개의 1 비트 입력 1:4 인터폴레이션을 수행하는 FIR 필터부(305)에 입력되고, fi4, fi5, fi6, fi7는 FIR 필터부(306)에 각각 입력되며, 두 FIR 필터부들(305, 306)로부터 fo0, fo1, fo2, fo3, fo4, fo5, fo6, fo7 가 얻어진다.
두 FIR 필터부들(305, 306)들부터 생성된 출력 fo0, fo1, fo2, fo3, fo4, fo5, fo6, fo7는 각각 8개의 승산기들(307, 308, 309, 310, 311, 312, 313, 314)에 의하여 각 채널의 이득(Gain)인 G1, G2, G3, G4와 각각 곱해진다. 또한, OCQPSK 변조방식에 근거하여 가산기들(315, 316, 317)과 가산기들(318, 319, 320)에 의해 더하여져 최종 출력인 I채널(I_OUT)과 Q채널(Q_OUT)이 생성된다. 이 생성된 I채널(I_OUT)과 Q채널(Q_OUT)은 아날로그 칩의 D/A 변환기(321, 322)로 입력되어 아날로그 신호로 변환된다.
이러한 본 발명에 따르면, 디지털 부분의 최종 출력인 I채널(I_OUT)과 Q채널(Q_OUT)은 시뮬레이션에 의해 검증한 결과 주어진 규격을 만족하며, 회로 설계 결과, 도 1의 구성도에 종래 기술의 n 비트 입력 Transversal FIR 필터를 사용하여 설계하였을 경우 보다 1/2 이하로 하드웨어 사용량이 감소한다.
도 4는 본 발명에 이용되는 단일 필터 구조에서 4개의 1 비트 입력 1 : 4 인터폴레이션 48 탭 FIR 필터이다. 이 FIR 필터는 파이프라인 기법과 Look-up table 방식의 장점인 고속연산기법을 응용한 필터구조로서, 4개의 1 비트 FIR 필터를 하나의 하드웨어로 다중화하여 사용함으로써 하드웨어 사용량을 줄일 수 있고, 파이프라인 기법을 사용함으로써 동작 주파수의 증가없이 FIR 필터링을 수행할 수 있는 장점을 가진다. 이 FIR 필터는 본 출원인이 1997년 11월 29일 일자로 특허 출원한 '동일구조의 동시 4 출력 1:4 인터폴레이션 에프아이알 필터'(출원번호 : 1997-64491호) 에 게재되어 있다.
제 1클럭(CK1)의 클럭주기로 입력되는 4 개의 1 비트 필터 입력(fi0, fi1, fi2, fi3)은 4 개의 12 비트 직렬-병렬 변환 시프트 레지스터(s2p_reg12)(401, 402, 403, 404)로 저장된다. 12 비트 4 x 1 MUX(405)는 CK1, CK2의 선택에 의하여 CK4 클럭에 따라 순차적으로 수행시키기 위해 필터 입력 단을 선택한다. 즉 4 개의 12 비트 데이터 중 1 개를 선택한다.
4 개로 구분된 Look-Up Table(406, 407, 408, 409)에서는 각 계수그룹에 대한 필터 연산이 수행된다. 즉 LUT0(406)에서는 계수 그룹 G0에 대한 필터 연산이 수행되고, LUT1(407)에서는 계수 그룹 G1에 대한 필터 연산이 수행되고, LUT2(408)에서는 계수 그룹 G2에 대한 필터 연산이 수행되고, LUT3(409)에서는 계수 그룹 G3 에 대한 필터 연산이 수행된다. 따라서 한 개의 입력에 대해서 4 그룹에 대한 인터폴레이션 필터 연산이 동시에 모두 처리된다.
각 그룹별 Look-Up Table(406, 407, 408, 409)은 4 개의 23x 8 비트 메모리 및 가산기로 구성된다. 즉, 계수 그룹 G0에 대해 12 비트 입력 레지스터를 4 개의 3 비트 레지스터(LUT0_0, LUT0_1, LUT0_2, LUT0_3, 내지 LUT3_0, LUT3_1, LUT3_2, LUT3_3)로 나누고, 4 개의 Look-Up Table에 의해 필터 연산을 수행한 뒤 4 개의력 값을 가산기(410)를 통해 모두 가산하여 그룹별 필터 출력값을 얻는다.
Look-Up Table에서 병렬로 동시에 생성된 4 개의 계수 그룹에 대한 필터 출력은 최종적으로는 직렬로 순차적으로 출력되어야 한다. 따라서 각각의 출력을 해당 계수 그룹에 따라 지연시켜야 한다. 도 4의 계수 그룹 G0의 필터 출력인 가산기의 출력은 지연없이 출력되고, 레지스터(411)는 계수 그룹 G1의 필터 출력을 1 클럭 지연시키고, 레지스터(412, 413)는 계수 그룹 G2의 필터 출력을 2 클럭 지연시키고, 레지스터(414, 415, 416)는 계수 그룹 G3의 필터 출력을 3 클럭 지연시킨다.
각 필터의 출력은 4 개의 look-up table에 의해 분산되었지만 최종적으로는 각 필터별로 정렬되어야 한다. 이를 위해 4 x 1 멀티플렉서(MUX)인 출력 정렬기가 사용된다. 도 4에서 4 x 1 멀티플렉서(417)는 필터 입력 fi0에 대한 필터 출력 정렬기로서, (CK1, CK2)의 값이 '00'인 경우에는 계수 그룹 G0의 필터 출력이 선택 되고, '01'인 경우에는 계수 그룹 G1의 필터 출력이 선택되며, '10'인 경우에는 계수 그룹 G2의 필터 출력이 선택되며, '11'인 경우에는 계수 그룹 G3의 필터 출력이 선택된다. 같은 방식으로 필터 입력 fi1, fi2, fi3 에 대한 필터의 출력은 각각 도 2의 4 x 1 멀티플렉서(418), 4 x 1 멀티플렉서(419), 4 x 1 멀티플렉서(420)에 의해 정렬된다.
4개의 4 x 1 멀티플렉서(417, 418, 419, 420)의 출력 정렬기 출력은 각각 1 클럭 씩의 지연 차이가 존재한다. 즉, 필터 입력 fi0에 대한 필터 출력이 필터 입력 fi3에 대한 필터 출력보다 3 클럭 앞서서 출력된다. 따라서 4개의 필터 출력이동시에 이루어지도록 하기 위해서는 시간 정렬을 맞추어야 하므로, 지연용 파이프 라인 레지스터(421, 422, 413, 414, 415, 416)들을 사용한다.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
이상과 같이 본 발명에 따르면, 단일 칩 내에서 4 채널의 1 비트 출력을 단일 필터구조에서 4 개의 1 비트 입력 필터 연산을 동시에 처리하는 2 개의 FIR 필터를 사용하여 필터링하고, 이들의 필터링된 출력에 이득(Gain)을 곱하고 QPSK 변조에 근거하여 가산함으로써 I채널과 Q채널을 출력하는 새로운 구조의 변조장치 및 방법이 제공된다. 이러한 본 발명에 따르면 일반적인 n 비트 입력 FIR 필터를 사용할 때보다 하드웨어 사용량을 1/2 이하로 줄일 수 있는 효과가 있다.
Claims (3)
- 4 채널로부터 각각 입력되는 1 비트 데이터들을 분기하여 의사잡음 확산시켜서 8개의 1비트 데이터를 생성하는 의사잡음확산수단과,상기 8개의 1비트 데이터를 입력받아 펄스 성형을 위한 필터링을 수행하는 FIR 필터링수단과,상기 FIR 필터링수단에서 필터링된 출력들에 각 채널별 이득을 곱하여 n비트의 데이터를 출력하는 승산수단과,상기 승산수단에서 출력되는 n비트 데이터를 직교위상천이키잉 변조하여 I채널신호와 Q채널신호를 출력하는 가산수단을 포함한 것을 특징으로 하는 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치.
- 제 1 항에 있어서, 상기 FIR 필터링수단은 4 개의 1 비트 입력에 대해 1:4 인터폴레이션을 수행하는 2개의 FIR 필터부로 이루어지는 것을 특징으로 하는 4 채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치.
- 4 채널로부터 각각 입력되는 1 비트 데이터들을 분기하여 의사잡음 확산시켜서 8개의 1비트 데이터를 생성하는 제 1 단계와,상기 8개의 1비트 데이터를 입력받아 펄스 성형을 위한 FIR 필터링을 수행하는 제 2 단계와,상기 필터링된 출력들에 각 채널별 이득을 곱하여 n비트 데이터를 출력하는 제 3 단계와,상기 n비트 데이터를 직교위상천이키잉 변조하여 I채널신호와 Q채널신호를 출력하는 제 4 단계를 포함한 것을 특징으로 하는 4채널용 멀티 비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조방법.
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| Publication number | Publication date |
|---|---|
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| KR20010047388A (ko) | 2001-06-15 |
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