KR100316407B1 - 기지국의 기저 대역 송신 필터 - Google Patents

기지국의 기저 대역 송신 필터 Download PDF

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Abstract

본 발명은 광대역 코드 분할 다중 접속(Wideband-Code Division Multiple Access : W-CDMA)용 기지국의 기저 대역 송신 필터에 관한 것이다. 종래의 기술에 따른 도 2의 경우 필터 탭 수가 증가하게 되면 적분해야 하는 신호의 개수가 증가하기 때문에, 적분기에서 지연이 발생되거나 레이턴시(latency) 문제가 발생한다. 종래의 기술에 따른 도 3의 경우 덧셈기가 다수개 필요하기 때문에, 하드웨어적으로 복잡하다. 종래의 기술에 따른 도 4의 경우 입력 신호(x(n))가 이진 신호가 아닌 경우에는 적용하기가 어려울 뿐만아니라, 큰 용량의 램을 사용해야 한다. 본 발명에서는 전치 형태의 단점인 다수의 덧셈기를 4분의 1 가량으로 줄인다. 따라서, 하드웨어적으로 간단해지는 효과가 있다. 또한, 필터 계수와 입력 신호와의 곱을 수행하는 곱셈기를 작은 용량의 램으로 구현할 수 있기 때문에, 시간 지연 문제 및 하드웨어적으로 복잡한 문제를 모두 해결할 수 있다.

Description

기지국의 기저 대역 송신 필터{A FILTER FOR BASE BAND TRANSMISSION OF A BASE TRANCEIVER STATION}
본 발명은 기지국(Base Tranceiver Station : BTS)의 기저 대역 송신 필터에 관한 것으로서, 특히 광대역 코드 분할 다중 접속(Wideband-Code Division Multiple Access : W-CDMA)용 기지국의 기저 대역 송신 필터에 관한 것이다.
도 1은 일반적인 기지국의 일 실시예를 나타낸 블록도로, 제 1 내지 제 n 변조기(2 내지 6), 합산기(8), 기저 대역 송신 필터(10), RF(Radio Frequency) 출력부(12), 및 안테나(14)로 구성된다.
동 도면에 있어서, 각각의 제 1 내지 제 n 변조기(2 내지 6)는 각 물리 채널들에 대응하는 데이터를 각각 입력하여 4.096MHz 주파수의 PN 코드(Phesudo Noise code)로 확산시켜 칩 단위로 기지국 송신 채널을 통해 합산기(8)로 제공한다.
합산기(8)는 제 1 내지 제 n 변조기(2 내지 6)로부터 제공되는 출력을 합산하여 기저 대역 송신 필터(10)로 제공한다.
기저 대역 송신 필터(10)는 합산기(8)로부터 4.096MHz 주파수의 합산 신호를 제공받아 대역 제한 및 펄스 쉐이핑(pulse shaping) 예로, 4.096MHz 주파수의 신호를 4 배 과표본화(up sampling)시켜 16.384MHz 주파수의 신호로 필터링된 데이터를 RF 출력부(12)로 제공한다.
RF 출력부(12)는 기저 대역 송신 필터(10)로부터 제공된 데이터를 아날로그 신호로 변환시킨 후, 다시 RF 대역으로 변환시켜 무선 송출시켜서 특정 셀 내의 단말기로 전송되도록 한다.
도 2는 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터(10)의 일 실시예를 나타낸 8 탭의 필터 차수를 갖는 직사 형태(direct form)의 기저 대역 송신 필터이다.
동 도면에 있어서, 7 개의 지연 레지스터(delay register)는 합산기(8)로부터 제공되는 입력 신호(x(n))를 순차적으로 지연시킨다. 8 개의 곱셈기는 입력 신호(x(n)) 및 7 개의 지연 레지스터의 각 출력과 각 필터 계수(h(0) 내지 h(7))를 곱셈해서 결과를 적분기로 제공한다. 적분기는 8 개의 곱셈기의 곱셈 결과를 적분하여 출력 신호(y(n))를 RF 출력부(12)로 제공한다.
따라서, 필터 탭 수가 증가하게 되면 적분해야 하는 신호의 개수가 증가하기 때문에, 적분기에서 지연이 발생되거나 레이턴시(latency) 문제가 발생한다.
도 3은 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터(10)의 다른 실시예를 나타낸 8 탭의 필터 차수를 갖는 전치 형태(transposed form)의 기저 대역 송신 필터이다.
동 도면에 있어서, 8 개의 곱셈기는 합산기(8)로부터 제공되는 입력 신호(x(n))와 각 필터 계수(h(7) 내지 h(0))를 곱셈하여 1 개의 지연 레지스터 및 7 개의 덧셈기로 각각 제공한다. 7 개의 덧셈기는 이전에 각각 지연되어 각 지연 레지스터에 저장된 값과 각 곱셈기의 출력을 더하여 단음 지연 레지스터에 각각 저장한다. 마지막 지연 레지스터는 바로 이전의 지연 레지스터의 출력과 마지막 곱셈기의 출력을 덧셈하여 출력 신호(y(n))를 RF 출력부(12)로 제공한다.
따라서, 덧셈기가 다수개 필요하기 때문에, 하드웨어적으로 복잡하다.
도 4는 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터(10)의 또다른 실시예를 나타낸 램(Random Access Memory : RAM)을 이용한 기저 대역 송신 필터이다.
동 도면에 있어서, N 비트 쉬프트 레지스터(N bit shift register)는 이진 입력 신호를 저장하는 레지스터로, 합산기(8)로부터 제공되는 N 비트의 입력 신호(x(n)) 패턴을 저장한다. 램은 각각의 입력 신호(x(n)) 패턴에 대응하는 각각의 필터링된 값을 미리 저장하고 있다가 N 비트 쉬프트 레지스터로부터 제공되는 특정 입력 신호(x(n)) 패턴에 대응하는 특정 필터링된 값인 출력 신호(y(n))를 RF 출력부(12)로 제공한다.
따라서, 입력 신호(x(n))가 이진 신호가 아닌 경우에는 적용하기가 어려울 뿐만아니라, 큰 용량의 램을 사용해야 한다.
본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 유한개의 입력 가지수를 가지는 기지국 송신 필터 입력 특성과 광대역 코드 분할 다중 접속의 과표본화 특성을 이용하는 기지국의 기저 대역 송신 필터를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 기지국의 기저 대역 송신 필터에 있어서: 각각의 입력 신호와 각각의 필터 계수를 곱셈한 결과를 각각 저장해 놓았다가 인가되는 특정 입력 신호에 대응하는 곱셈 결과를 각각 출력하는 백업 데이터(backup data) 저장부; 상기 백업 데이터 저장부로부터 곱셈 결과를 각각 제공받아 상기 기저 대역 송신 필터의 동작에 적절하도록 상기 곱셈 결과를 제 1, 제 2, 제 3의 포트(port)를 통해 각각 다중화(multiplex)하는 분배 및 다중화부; 상기 제 1 포트로부터 제공되는 다중화된 신호와 상기 제 2 포트로부터 제공되는 다중화된 신호를 덧셈하는 제 1 덧셈부; 상기 제 1 덧셈부로부터 제공되는 덧셈 결과와 상기 제 3 포트로부터 제공되는 다중화된 신호를 덧셈하여 필터링된 신호를 출력하는 제 2 덧셈부를 포함하는 것을 특징으로 한다.
도 1은 일반적인 기지국의 일 실시예를 나타낸 블록도,
도 2는 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터의 일 실시예를 나타낸 회로도,
도 3은 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터의 다른 실시예를 나타낸 회로도,
도 4는 종래의 기술에 따라 도 1에 도시된 기저 대역 송신 필터의 또다른 실시예를 나타낸 회로도,
도 5 및 도 6은 본 발명에 따른 기지국의 기저 대역 송신 필터의 동작 원리를 설명하기 위한 회로도,
도 7은 본 발명에 따라 도 1에 도시된 기저 대역 송신 필터의 일 실시예를 나타낸 회로도.
<도면의 주요부분에 대한 부호의 설명>
22 : 백업 데이터 저장부
24 내지 34 : 제 1 내지 제 6 필터 계수 저장부
36 내지 46 : 제 1 내지 제 6 부호 비트 제어부
48 : 분배 및 다중화부
50, 66 : 제 1, 제 2 덧셈부
52, 68 : 제 1, 제 2 역다중화기
54 내지 60 : 제 1 내지 제 4 레지스터
62, 78 : 제 1, 제 2 다중화기
64, 80 : 제 1, 제 2 덧셈기
70 내지 76 : 제 5 내지 제 8 레지스터
이하, 이와 같은 본 발명의 실시예를 다음과 같은 도면에 의하여 상세히 설명하면 다음과 같다.
도 5 및 도 6은 본 발명에 따른 기지국의 기저 대역 송신 필터의 동작 원리를 설명하기 위한 회로도이다.
도 5와 같이, 본 발명은 기본적으로 기저 대역 필터 구조로서 전치 형태에서출발하였다. 광대역 코드 분할 다중 접속 방식의 송신부에서는 4 배 정도의 과표본화를 수행하기 때문에, 하나의 입력 신호에 대해 4 개의 필터 출력을 수행하게 된다. 예로, 입력이 x(1), x(2), ... 이면, 4 배 과표본화된 신호인 x(1), 0, 0, 0, x(2), 0, 0, 0, ... 인 신호를 필터링하는 것으로 생각할 수 있다. 전치 형태에서 입력이 0일 경우 임시 레지스터에서 우측으로 하나씩 쉬프트되는 과정만 발생하기 된다. 따라서, 임시 레지스터 사이에 있는 덧셈기의 수를 다중화기(multiplexer)를 사용하여 4분의 1로 줄일 수 있다.
기지국의 기저 대역 송신 필터라는 특징에서 입력 신호가 다수의 송신 채널을 합한 경우라고 생각하면 입력 신호는 비교적 적은 유한개의 입력 가지수를 가지게 된다. 예로, 입력 신호로 가능한 값의 가지수가 10 가지라면 전치 형태에서 필터 계수를 곱하는 부분을 도 6과 같이 대치할 수 있다. 그리고 필터 계수가 좌우 대칭인 특성과 입력 신호 중 양의 수와의 곱만을 저장하면 램의 용량을 더욱 줄일 수 있다.
도 7은 본 발명에 따라 도 1에 도시된 기저 대역 송신 필터의 일 실시예를 나타낸 회로도로, 백업 데이터 저장부(22), 분배 및 다중화부(48), 및 제 1, 제 2 덧셈부(50, 66)로 구성된다. 백업 데이터 저장부(22)는 제 1 내지 제 6 필터 계수 저장부(24 내지 34) 및 제 1 내지 제 6 부호 비트 제어부(36 내지 46)를 구비한다. 제 1 덧셈부(50)는 제 1 역다중화기(demultiplexer)(52), 제 1 내지 제 4 레지스터(54 내지 60), 제 1 다중화기(62), 및 제 1 덧셈기(64)를 구비한다. 제 2 덧셈부(66)는 제 2 역다중화기(68), 제 5 내지 제 8 레지스터(70 내지 76), 제 2다중화기(78), 및 제 2 덧셈기(80)를 구비한다.
동 도면에 있어서, 백업 데이터 저장부(22)로 입력되는 입력 신호(x(n))는 과표본화되지 않은 유한개의 4.096MHz 주파수 신호이다.
제 1 내지 제 6 필터 계수 저장부(24 내지 34)는 램으로 구성되어, 각각의 입력 신호(x(n))와 각각의 필터 계수(h(11),h(0), h(10),h(1), h(9),h(2), h(8),h(3), h(7),h(4), h(6),h(5))를 곱셈한 결과를 절대값으로 각각 저장해 놓았다가 인가되는 특정 입력 신호(x(n))에 대응하는 곱셈 결과를 각각 출력한다. 상술한 제 1 내지 제 6 필터 계수 저장부(24 내지 34)의 액세스(access) 속도는 4.096MHz이고, 필터 계수 h(11)와 h(0), h(10)와 h(1), h(9)와 h(2), h(8)와 h(3), h(7)와 h(4), 및 h(6)와 h(5)는 동일하다.
각각의 제 1 내지 제 6 부호 비트 제어부(36 내지 46)는 입력 신호(x(n))의 부호에 대응하여 각각의 제 1 내지 제 6 필터 계수 저장부(24 내지 34)가 출력하는 신호의 부호를 4.096MHz의 속도로 각각 조정한다.
분배 및 다중화부(48)는 제 1 내지 제 6 부호 비트 제어부(36 내지 46)로부터 곱셈 결과를 각각 제공받아 기저 대역 송신 필터의 동작에 적절하도록 상기 곱셈 결과를 제 1, 제 2, 제 3의 포트를 통해 각각 다중화한다. 이와 같은 분배 및 다중화부(48)는 입력 신호의 속도 4.096MHz의 4 배에 해당하는 속도 16.384MHz로 동작한다. 상술한 제 1 포트로는 제 4 부호 비트 제어부(42), 제 3 부호 비트 제어부(40), 제 2 부호 비트 제어부(38), 및 제 1 부호 비트 제어부(36)의 출력을 차례로 출력한다. 제 2 포트로는 제 5 부호 비트 제어부(44), 제 6 부호 비트 제어부(46), 제 6 부호 비트 제어부(46), 및 제 5 부호 비트 제어부(44)의 출력을 차례로 출력한다. 제 3 포트로는 제 1 부호 비트 제어부(36), 제 2 부호 비트 제어부(38), 제 3 부호 비트 제어부(40), 및 제 4 부호 비트 제어부(42)의 출력을 차례로 출력한다.
제 1 덧셈부(50) 내의 제 1 역다중화기(52)는 분배 및 다중화부(48)의 제 1 포트로부터 제공되는 다중화된 신호를 차례로 받아 역다중화해서 제 1 내지 제 4 레지스터(54 내지 60)에 순차적으로 제공한다.
제 1 내지 제 4 레지스터(54 내지 60)는 제 1 역다중화기(52)로부터 역다중화된 신호를 순차적으로 받아 제 1 다중화기(62)로 순차적으로 제공한다.
제 1 다중화기(62)는 제 1 내지 제 4 레지스터(54 내지 60)로부터 제공되는 출력을 순차적으로 제공받아 다중화하여 제 1 덧셈기(64)로 순차적으로 제공한다.
제 1 덧셈기(64)는 16.384MHz의 속도로 분배 및 다중화부(48)의 출력값의 변화에 동기를 맞추어 다음과 같이 동작한다. 즉, 제 1 덧셈기(64)는 제 1 다중화기(62)로부터 순차적으로 제공되는 각각의 신호에 상술한 제 2 포트를 통해 다중화되어 순차적으로 제공되는 각각의 신호를 더하여 제 2 덧셈부(66) 내의 제 2 역다중화기(68)로 순차적으로 제공한다.
제 2 역다중화기(68)는 제 1 덧셈기(64)로부터 신호를 순차적으로 제공받아 역다중화해서 제 5 내지 제 8 레지스터(70 내지 76)에 순차적으로 제공한다. 즉, 제 5 레지스터(70)에는 제 1 레지스터(54)의 신호와 제 2 포트로부터 제공된 신호가 더해진 결과가 저장되고, 제 6 레지스터(72)에는 제 2 레지스터(56)의 신호와제 2 포트로부터 제공된 신호가 더해진 결과가 저장되고, 제 7 레지스터(74)에는 제 3 레지스터(58)의 신호와 제 2 포트로부터 제공된 신호가 더해진 결과가 저장되고, 및 제 8 레지스터(76)에는 제 4 레지스터(60)의 신호와 제 2 포트로부터 제공된 신호가 더해진 결과가 저장된다.
제 5 내지 제 8 레지스터(70 내지 76)는 제 2 역다중화기(68)로부터 역다중화된 신호를 순차적으로 받아 제 2 다중화기(78)로 순차적으로 제공한다.
제 2 다중화기(78)는 제 5 내지 제 8 레지스터(70 내지 76)로부터 제공되는 출력을 순차적으로 제공받아 다중화하여 제 2 덧셈기(80)로 순차적으로 제공한다.
제 2 덧셈기(80)는 16.384MHz의 속도로 분배 및 다중화부(48)의 출력값의 변화에 동기를 맞추어 다음과 같이 동작한다. 즉, 제 2 덧셈기(80)는 제 2 다중화기(78)로부터 순차적으로 제공되는 각각의 신호에 상술한 제 3 포트를 통해 다중화되어 순차적으로 제공되는 각각의 신호를 더하여 입력 신호(4.096MHz)에 대해 4 배로 과표본화되어 필터링된 신호(Y(n))를 출력한다.
이상에서 설명한 바와 같이 본 발명은, 전치 형태의 단점인 다수의 덧셈기를 4분의 1 가량으로 줄인다. 따라서, 하드웨어적으로 간단해지는 효과가 있다. 또한, 필터 계수와 입력 신호와의 곱을 수행하는 곱셈기를 작은 용량의 램으로 구현할 수 있기 때문에, 시간 지연 문제 및 하드웨어적으로 복잡한 문제를 모두 해결할 수 있다.

Claims (5)

  1. 기지국의 기저 대역 송신 필터에 있어서:
    각각의 입력 신호와 각각의 필터 계수를 곱셈한 결과를 각각 저장해 놓았다가 인가되는 특정 입력 신호에 대응하는 곱셈 결과를 각각 출력하는 백업 데이터 저장부;
    상기 백업 데이터 저장부로부터 곱셈 결과를 각각 제공받아 상기 기저 대역 송신 필터의 동작에 적절하도록 상기 곱셈 결과를 제 1, 제 2, 제 3의 포트를 통해 각각 다중화하는 분배 및 다중화부;
    상기 제 1 포트로부터 제공되는 다중화된 신호와 상기 제 2 포트로부터 제공되는 다중화된 신호를 덧셈하는 제 1 덧셈부;
    상기 제 1 덧셈부로부터 제공되는 덧셈 결과와 상기 제 3 포트로부터 제공되는 다중화된 신호를 덧셈하여 필터링된 신호를 출력하는 제 2 덧셈부를 포함하는 기지국의 기저 대역 송신 필터.
  2. 제 1 항에 있어서,
    상기 백업 데이터 저장부는, 각각의 입력 신호와 각각의 필터 계수를 곱셈한 결과를 절대값으로 각각 저장해 놓았다가 인가되는 특정 입력 신호에 대응하는 곱셈 결과를 각각 출력하는 제 1 내지 제 6 필터 계수 저장부;
    상기 입력 신호의 부호에 대응하여 상기 각각의 제 1 내지 제 6 필터 계수저장부가 출력하는 신호의 부호를 각각 조정하는 제 1 내지 제 6 부호 비트 제어부를 포함하는 것을 특징으로 하는 기지국의 기저 대역 송신 필터.
  3. 제 2 항에 있어서,
    상기 분배 및 다중화부는, 상기 제 1 내지 제 6 부호 비트 제어부로부터 곱셈 결과를 각각 제공받아 기저 대역 송신 필터의 동작에 적절하도록 상기 곱셈 결과를 제 1, 제 2, 제 3의 포트를 통해 각각 다중화하는 것을 특징으로 하는 기지국의 기저 대역 송신 필터.
  4. 제 3 항에 있어서,
    상기 제 1 덧셈부는, 상기 제 1 포트로부터 제공되는 다중화된 신호를 차례로 받아 역다중화해서 순차적으로 출력하는 제 1 역다중화기;
    상기 제 1 역다중화기로부터 역다중화된 신호를 순차적으로 수신하는 제 1 내지 제 4 레지스터;
    상기 제 1 내지 제 4 레지스터로부터 제공되는 출력을 순차적으로 제공받아 다중화하여 출력하는 제 1 다중화기;
    상기 제 1 다중화기로부터 순차적으로 제공되는 각각의 신호에 상기 제 2 포트를 통해 다중화되어 순차적으로 제공되는 각각의 신호를 더하여 순차적으로 출력하는 제 1 덧셈기를 포함하는 것을 특징으로 하는 기지국의 기저 대역 송신 필터.
  5. 제 4 항에 있어서,
    상기 제 2 덧셈부는, 상기 제 1 덧셈기로부터 신호를 순차적으로 제공받아 역다중화하여 출력하는 제 2 역다중화기;
    상기 제 2 역다중화기로부터 역다중화된 신호를 순차적으로 수신하는 제 5 내지 제 8 레지스터;
    상기 제 5 내지 제 8 레지스터로부터 제공되는 출력을 순차적으로 제공받아 다중화하여 출력하는 제 2 다중화기;
    상기 제 2 다중화기로부터 순차적으로 제공되는 각각의 신호에 상기 제 3 포트를 통해 다중화되어 순차적으로 제공되는 각각의 신호를 더하여 입력 신호에 대해 4 배로 과표본화되어 필터링된 신호를 출력하는 제 2 덧셈기를 포함하는 것을 특징으로 하는 기지국의 기저 대역 송신 필터.
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