KR100500879B1 - 멀티비트 입력 1:4 인터폴레이션 ｆｉｒ 필터와 이를이용한 ｑａｍ 변조 장치 - Google Patents

멀티비트 입력 1:4 인터폴레이션 ｆｉｒ 필터와 이를이용한 ｑａｍ 변조 장치 Download PDF

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Abstract

본 발명은 멀티비트 입력 1:4 인터폴레이션 FIR 필터와 이를 이용한 QAM 변조 장치에 관한 것이다.
이 QAM 변조 장치의 QAM 매퍼와 직렬/병렬 변환부는 입력 데이터를 QAM 변조 방식으로 심볼 매핑하여 I와 Q 채널별로 병렬화된 멀티비트 데이터로 출력한다. 멀티코드별 곱셈 및 덧셈부는 직렬/병렬 변환부에서 출력되는 병렬 데이터에 대해 각각 OVSF 코드를 곱한 후 더하여 출력하고, 스크램블러는 멀티코드별 곱셈 및 덧셈부에서 출력되는 두 채널 데이터의 대역 확산을 위해 복소 스프레딩을 수행하여 채널별로 멀티비트 데이터를 출력한다. 스크램블러에서 출력되는 채널별 멀티비트 데이터는 펄스 성형을 위해 멀티비트 입력 FIR 필터를 이용하여 필터링된다. 이 때 멀티비트 입력 FIR 필터는 스크램블러에서 출력되는 채널별 멀티비트 데이터가 4배수인 지의 여부에 따라 4개의 1비트 입력 1:4 인터폴레이션 FIR 필터와 2개의 1비트 입력 1:4 인터폴레이션 FIR 필터의 사용 개수를 조절하여 사용하여 입력 데이터를 펄스 성형하여 출력한다. 곱셈부는 멀티비트 입력 FIR 필터에서 필터링된 출력에 대해 각각 정규화 이득을 곱하여 출력한다.
본 발명에 따르면, 1비트 입력 FIR 필터링을 할 수 있는 구조로 변경하는 작업이 필요없이 QAM 변조 장치의 하드웨어 크기를 줄일 수 있다.

Description

멀티비트 입력 1:4 인터폴레이션 ＦＩＲ 필터와 이를 이용한 ＱＡＭ 변조 장치 {MULTIBIT INPUT 1:4 INTERPOLATION FINITE IMPULSE RESPONSE FILTER, AND QUADRATURE AMPLITUDE MODULATION APPARATUS USING THE SAME}
본 발명은 이동통신용 변조 장치에 관한 것으로, 특히 단일 필터 구조에서 멀티비트 입력에 대해 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하는 멀티비트 입력 FIR(Finite Impulse Response) 필터와 이를 이용하여 광대역 코드 분할 다중 접속(WCDMA:Wideband Code Division Multiple Access) 시스템에서 고속의 데이터 서비스를 지원하는 직교 진폭 변조(QAM:Quadrature Amplitude Modulation) 장치에 관한 것이다.
WCDMA 시스템에서 지금까지는 QPSK(Quadrature Phase Shift Keying)와 같이 일정한 크기를 유지하는 변조 방식을 사용하였다. 이러한 QPSK 변조 장치 관련 기술은 한국특허공개공보 제2001-47388호 "4 채널용 멀티비트 입력 에프아이알 필터를 이용한 직각위상천이키잉 변조장치 및 방법"에 기재되어 있으므로, 여기에서는 도면을 참조하여 간략하게 설명한다.
첨부한 도 1은 종래 기술에 따른 QPSK 변조 장치를 도시한 도면으로, (a)는 멀티비트 입력 FIR 필터를 사용한 경우이고, (b)는 4채널용 1비트 입력 FIR 필터를 사용한 경우이다.
도 1의 (a)를 참조하면, 2채널의 I와 Q 데이터에 곱셈기(101)를 통해 OVSF(Orthogonal Variable Spreading Factor) 코드(ovsf1, ovsf2)를 곱한 다음, 그 결과 데이터에 곱셈기(102, 103, 104, 105)를 통해 이득(G1, G2)을 곱한 후, 복소 스프레딩(108)을 거쳐 생성되는 멀티비트 입력이 2개의 FIR 필터(109, 110)에 입력되어 펄스 성형된 후 최종 출력인 I채널(Iout)과 Q채널(Qout)이 생성된다.
여기서, 멀티비트 입력의 2개의 FIR 필터(109, 110)는 입력 데이터가 멀티비트이기 때문에 하드웨어 사용량이 크게 증가하므로, 4채널용 1비트 입력의 FIR 필터를 사용하여 도 1의 (b)와 같이 변형하여 사용할 수 있다.
도 1의 (b)를 참조하면, 2채널의 I와 Q 데이터에 곱셈기(111)를 통해 OVSF 코드(ovsf1, ovsf2)를 곱한 결과 데이터를 분리하여 8개의 1비트 데이터로 생성한 다음, 복소 스프레딩(112)을 수행하여 생성되는 8비트 출력에 대해 4개의 1비트 입력 1:4 인터폴레이션을 수행하는 FIR 필터 2개(113, 114)를 사용하여 펄스 성형하여 8비트의 출력을 생성한다. 이와 같이 2개의 필터(113, 114)에서 생성된 8비트 출력은 4개의 덧셈기(115, 116, 117, 118)에 의해 더해지고, 4개의 곱셈기(119, 120, 121, 122)에서 이득(G1, G2)과 곱해진 후 2개의 덧셈기(123, 124)에 의해 더해져서 최종 출력인 최종 출력인 I채널(Iout)과 Q채널(Qout)이 생성된다.
그러나 고속의 데이터 서비스를 지원하기 위해 4세대 이동통신에서는 상기한 QPSK 변조 방식만이 아니라 멀티코드 변조를 포함한 QAM 변조 방식이 표준화에 포함되고 있다. 이러한 QAM 변조 방식에서는 16, 64, 256 QAM까지 지원해야 할 경우 '0'과 '1'이 아닌 멀티비트로 출력이 생성되므로 QPSK 신호와 같이 '0' 또는 '1'의 1비트로 표현이 불가능하다. 따라서, 상기한 바와 같이 1비트 입력 FIR 필터링을 수행하는 것이 불가능하다는 문제점이 있다.
이와 같이 QAM 변조 방식에 따라 생성되는 멀티비트 출력에 대해 멀티비트 입력을 갖는 FIR 필터가 사용될 수 있으며, 이러한 멀티비트 입력을 갖는 FIR 필터로는 transversal FIR 필터와 룩업 테이블(Look-Up Table) 방식의 FIR 필터가 있다. 이들 중 첨부한 도 2에 도시된 바와 같은 transversal FIR 필터는 입력신호와 출력신호가 8비트이고, 계수가 10비트인 48탭 1:4 인터폴레이션을 수행하는 FIR 필터로, 통상적으로 12개의 10×8 곱셈기와 12개의 18비트 덧셈기, 44개의 18비트 레지스터, 1개의 8비트 레지스터 등이 필요하다. 따라서, 이러한 transversal FIR 필터는 하드웨어 크기가 너무 크고, 또한 단일 구조를 가지므로 하나의 필터 연산만을 수행해야한다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 WCDMA 시스템에서 멀티코드 변조를 포함한 QAM 변조 장치에서 비트별로 펄스 성형하는 멀티비트 입력 FIR 필터를 사용하고, 정규화 이득을 곱하기 전에 FIR 필터 처리하여 멀티비트 입력을 적게 차지하도록 함으로써 하드웨어의 면적과 전력 소모를 줄이는 멀티비트 입력 FIR 필터와 이를 이용한 QAM 변조 장치를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 하나의 특징에 따른 멀티비트 입력 1:4 인터폴레이션 FIR 필터는,
제1 클럭의 주기로 입력되는 4개의 필터 입력을 저장하는 제1 내지 제4 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 내지 제4 입력 레지스터에 저장된 4개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제2 내지 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 내지 제5 멀티플렉서; 및 상기 제2 멀티플렉서 내지 제4 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터를 포함한다.
여기서, 상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 룩업 테이블의 출력을 1클럭씩 지연시키는 제1 레지스터; 상기 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제2 및 제3 레지스터; 및 상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제4, 제5 및 제6 레지스터를 포함한다.
또한, 상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제7, 제8 및 제9 레지스터; 상기 제3 클럭에 의해 상기 제3 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제10 및 제11 레지스터; 및 상기 제3 클럭에 의해 상기 제4 멀티플렉서의 출력을 1클럭씩 지연시키는 제12 레지스터를 포함한다.
본 발명의 다른 특징에 멀티비트 입력 1:4 인터폴레이션 FIR 필터는,
제1 클럭의 주기로 입력되는 2개의 필터 입력을 저장하는 제1 및 제2 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및 상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터를 포함한다.
여기서, 상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제1 및 제2 레지스터; 및 상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제3 및 제4 레지스터를 포함한다.
또한, 상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제5 및 제6 레지스터를 포함한다.
또한, 상기 어드레스 변환기는 상기 각 4개의 어드레스 데이터 중 최상위 비트와 나머지 어드레스 데이터를 XOR 연산하여 각각 비트 수가 1감소된 어드레스 데이터를 출력하는 것이 바람직하다.
또한, 상기 제1 내지 제4 룩업 테이블에 각각 포함된 상기 제1 내지 제4 메모리의 크기는 상기 제1 멀티플렉서에서 출력되는 데이터를 4개로 분리한 어드레스 데이터로 액세스 가능한 메모리 크기의 1/2인 것이 바람직하다.
또한, 상기 메모리에는 상기 필터 입력과 필터의 계수의 곱을 저장하는 것이 바람직하다.
본 발명의 또 다른 특징에 따른 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치는,
입력 데이터를 QAM 변조 방식으로 심볼 매핑하여 I와 Q 채널별로 멀티비트 데이터로 출력하는 QAM 매퍼(mapper); 상기 QAM 매퍼로부터 각 채널별로 출력되는 멀티비트 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부; 상기 직렬/병렬 변환부에서 출력되는 병렬 데이터에 대해 각각 OVSF(Orthogonal Variable Spreading Factor) 코드를 곱한 후 더하는 멀티코드별 곱셈 및 덧셈부; 상기 멀티코드별 곱셈 및 덧셈부에서 출력되는 두 채널 데이터의 대역 확산을 위해 복소 스프레딩을 수행하여 채널별로 멀티비트 데이터를 출력하는 스크램블러(scrambler); 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터를 입력받아서 펄스 성형을 위한 FIR(Finite Impulse Response) 필터링을 수행하는 멀티비트 입력 FIR 필터부; 및 상기 멀티비트 입력 FIR 필터부에서 필터링된 출력에 대해 각각 정규화 이득을 곱하여 출력하는 곱셈부를 포함한다.
여기서, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수인 경우 상기 멀티비트 입력 FIR 필터부는, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터; 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기; 상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및 상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기를 포함한다.
또한, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수가 아닌 경우 상기 멀티비트 입력 FIR 필터부는, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 일부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터; 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 상기 일부분을 제외한 나머지 부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 2개의 1비트 입력 1:4 FIR 필터; 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터와 상기 하나 이상의 2개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기; 상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및 상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기를 포함한다.
또한, 상기 비트 웨이트기는 상기 2의 보수기 및 상기 1:4 FIR 필터에서 출력되는 데이터에 대해 서로 상이하며 2의 배수가 되는 웨이트를 곱하는 것이 바람직하다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치에 대하여 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치의 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치는 QAM 매퍼(mapper)(301), 직렬(Serial)/병렬(Parallel) 변환기(S/P)(302, 303), 멀티코드별 곱셈 및 덧셈기(304), 스크램블러(scrambler)(305), FIR 필터(306, 307) 및 곱셈기(MUL)(308, 309)를 포함한다.
여기서, QAM 매퍼(301)는 입력 데이터(data)를 QAM 변조 방식으로 심볼 매핑하여 I와 Q 채널별로 멀티비트로 출력한다.
2개의 직렬/병렬 변환기(302, 303)는 QAM 매퍼(301)로부터 각 채널별로 출력되는 멀티비트를 병렬 데이터로 변환하여 출력한다.
멀티코드별 곱셈 및 덧셈기(304)는 직렬/병렬 변환기(302, 303)에서 각각 출력되는 병렬 데이터에 대해 각각 OVSF 코드(ovsf1, …, ovsf14)를 곱한 후 더하여 출력한다. 이 때, 멀티코드별 곱셈 및 덧셈기(304)에서 출력되는 데이터의 비트 수는 입력 데이터의 비트 수에 비해 더 늘어나게 된다.
스크램블러(305)는 멀티코드별 곱셈 및 덧셈기(304)에서 출력되는 두 채널 데이터의 대역 확산을 위해 복소 스프레딩을 수행한다.
FIR 필터(306, 307)는 기본적으로 각 1비트 입력에 대해 1:4 인터폴레이션을 수행하는 FIR 필터를 이용하여 이루어지며, 이 각 1비트 입력에 대한 1:4 인터폴레이션을 수행하는 FIR 필터에 대해서는 아래에서 보다 상세하게 설명한다.
이 FIR 필터(306, 307)는 스크램블러(305)에서 출력되는 멀티비트 입력을 펄스 성형하여 출력한다.
곱셈기(308, 309)는 FIR 필터(306, 307)에서 출력되는 데이터에 대해 각각 정규화 이득(G)을 곱하여 최종 출력인 I채널(Iout)과 Q채널(Qout)을 출력한다.
이하 상기한 FIR 필터(306, 307)에 대해 보다 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 구성하는 4개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터의 블록도이다.
이 FIR 필터는 파이프라인 기법과 룩업 테이블 방식의 장점인 고속연산기법을 응용한 필터구조로서 4개의 1비트 FIR 필터를 하나의 하드웨어로 다중화하여 사용함으로써 하드웨어 사용량을 줄일 수 있고, 또한 파이프라인 기법을 사용함으로써 동작 주파수의 증가없이 FIR 필터링을 수행할 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 4개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터는 직렬병렬 시프트 레지스터(shift_reg24)(401, 402, 403, 404), 24비트 출력 4×1 멀티플렉서(MUX)(405), 12비트 출력 4×1 멀티플렉서(MUX)(421, 422, 423, 424), 어드레스 변환기(406), 룩업 테이블(LUT) 그룹(407, 408, 409, 410), 덧셈기(adder12)(411, 412, 413, 414) 및 레지스터(reg12)(415, 416, 417, 418, 419, 420, 425, 426, 427, 428, 429, 430)를 포함한다.
여기서, 직렬병렬 시프트 레지스터(401, 402, 403, 404)는 24비트 길이의 시프트 레지스터로, 입력 주파수인 클럭(Chipx1)의 주기로 입력되는 4개의 필터 입력(in0, in1, in2, in3)을 저장한다.
24비트 4×1 멀티플렉서(405)는 필터 연산이 입력 주파수의 2배인 클럭(Chipx2)에 따라 순차적으로 수행되도록 하기 위해 2개의 클럭(Chipx1, Chipx2)의 값에 따라 4개의 24비트 입력 데이터(in0, in1, in2, in3) 중 1개를 선택하여 출력한다.
어드레스 변환기(406)는 4개의 LUT 그룹(407, 408, 409, 410)마다 결과가 대칭인 점을 고려하여 LUT 그룹(407, 408, 409, 410)의 크기를 1/2로 감소시키기 위해 4×1 멀티플렉서(405)에서 출력되는 데이터(어드레스)를 변환하여 출력한다.
예를 들면, 본 발명의 실시예에서 4개로 구성된 LUT 그룹(407, 408, 409, 410)은 96탭 계수 그룹에 대해 1:4 인터폴레이션 필터링이 동작되므로 필터 계수를 24개씩 4개의 그룹으로 나누며, 첫 번째 계수 그룹에 대한 LUT 그룹을 407 블록과 같이 4개(LUT0_0, LUT0_1, LUT0_2, LUT0_3)로 나누어 구성한다. 이 때, 4×1 멀티플렉서(405)에서 출력되는 데이터(어드레스)가 24비트이므로 4개의 LUT(LUT0_0, LUT0_1, LUT0_2, LUT0_3)로 나누면 26 크기의 LUT가 4개 필요하고, 이를 액세스하기 위한 어드레스가 6비트가 필요하나, 각 LUT마다 결과가 대칭인 점을 고려하여 25 크기의 LUT로 구성하고, 어드레스 변환기(406)에서는 6번째 어드레스를 제거하고 5개의 어드레스만을 출력하여 LUT 액세스에 사용한다.
한편, 26 크기의 LUT의 내용이 대칭이므로 25 크기의 LUT를 사용하고, 0의 번지부터 25-1 번지까지는 5개의 어드레스 입력으로 그냥 액세스하지만, 25 번지부터 26-1 번지까지는 5개의 어드레스가 인버팅된 어드레스로 액세스하여야 한다. 이를 위해서 어드레스 변환기(406)는 4×1 멀티플렉서(405)에서 출력되는 24비트 데이터를 6비트의 어드레스를 갖는 4그룹으로 분리하고, 각 4개 그룹의 어드레스에 대해 하위 5비트의 어드레스와 6 번째 비트의 어드레스를 각각 XOR 연산하여 최종 5비트의 어드레스를 생성하여 출력한다. 이 때, XOR 연산은 동일한 비트 입력에 대해서는 0을 출력하고, 다른 비트 입력에 대해서는 1을 출력하므로 대칭 구조에서 하나의 어드레스 비트를 생략하는데 자주 사용된다.
덧셈기(411)는 LUT 그룹(407)이 4개로 나누어지므로 4개의 결과를 더하여 출력한다.
마찬가지로, LUT 그룹은 두 번째 계수 그룹에 대한 LUT 그룹(408), 세 번째 계수 그룹에 대한 LUT 그룹(409) 및 네 번째 계수 그룹에 대한 LUT 그룹(410)으로 구성되고, 각각은 또한 4개의 LUT로 이루어지며, 덧셈기(412, 413, 414)에 의해 각 4개의 LUT 결과가 더해져 출력된다.
한편, 덧셈기(411, 412, 413, 414)는 입력 주파수의 4배 클럭(Chipx4)에 맞추어 4개의 LUT 그룹의 결과를 동시에 출력하므로, 1개 입력에 대한 결과를 얻기 위해서 덧셈기(412, 413, 414)의 출력을 지연시킨다. 이 경우, 덧셈기(411)의 출력에 대해서는 지연없이 그냥 출력하고, 덧셈기(412)의 출력에 대해서는 레지스터(415)를 사용하여 클럭(Chipx4) 1개만큼 지연시키며, 덧셈기(413)의 출력에 대해서는 레지스터(416, 418)를 사용하여 클럭(Chipx4) 2개만큼 지연시키고, 덧셈기(414)의 출력에 대해서는 레지스터(417, 419, 420)를 사용하여 클럭(Chipx4) 3개만큼 지연시킨다.
4개의 4×1 멀티플렉서(421, 422, 423, 424)는 덧셈기(411) 및 3개의 레지스터(415, 418, 420)의 출력이 각 필터 입력별로 4개 계수 그룹에 대하여 정렬되도록 한다.
한편, 3개의 4×1 멀티플렉서(421, 422, 423)의 출력은 각각 1 클럭(Chipx4)씩의 지연 차이가 존재한다. 즉, 필터 입력(in0)에 대한 4×1 멀티플렉서(421)의 출력이 필터 입력(in3)에 대한 4×1 멀티플렉서(424)의 출력보다 3 클럭(Chipx4) 앞서서 출력됨에 따라 4개의 필터 출력이 동시에 이루어지도록 하기 위해서는 출력의 정렬이 필요하다. 6개의 레지스터(425, 426, 427, 428, 429, 430)는 4개의 4×1 멀티플렉스(421, 422, 423, 424)의 출력이 4개 입력에 대해 지연이 각기 다른 것을 보상하기 위한 파이프라인 레지스터이다. 이와 같이 6개의 레지스터(425, 426, 427, 428, 429, 430)를 사용함으로써 4개의 입력(in0, in1, in2, in3)에 대해 4개의 필터 출력(out0, out1, out2, out3)이 동시에 발생된다.
상기한 바와 같이 도 4에 도시된 FIR 필터에 따르면 1비트 입력에 대해 4개를 동시에 필터링하는 구조를 4개 사용하여 결과적으로는 4비트 입력에 대한 1:4 필터링이 가능해진다.
한편, 도 4에 도시된 FIR 필터를 사용하는 경우 필터 입력 비트수가 4의 배수로 떨어져야 하는데, 4의 배수로 떨어지지 않는 경우에는 상기 FIR 필터만으로 구현하기가 어렵다. 따라서 본 발명의 실시예에서는 첨부한 도 5에 도시된 바와 같이, 도 4에 도시된 FIR 필터와 구조상으로 동일하지만 1비트 입력 FIR 필터링을 2개만 동시에 수행하는 구조를 사용한다.
도 5는 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 구성하는 2개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터의 블록도이다.
도 5를 참조하면, 도 4에 도시된 4개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터와 유사하므로, 여기에서는 그 차이점에 대해서만 설명한다.
먼저, FIR 필터의 입력이 2개의 1비트 입력이므로 2개의 직렬병렬 시프트 레지스터(501, 502)가 사용되고, 2개의 직렬병렬 시프트 레지스터(510, 502)의 출력 중 하나를 선택하기 위해 2×1 멀티플렉서(503)가 사용된다.
다음, 어드레스 변환기(504), 4개의 LUT 그룹(505, 506, 507, 508) 및 4개의 덧셈기(509, 510, 511, 512)는 도 4에 도시된 어드레스 변환기(406), 4개의 LUT 그룹(407, 408, 409, 410) 및 4개의 덧셈기(411, 412, 413, 414)와 동일하고, 4개의 입력이 아니라 2개의 입력에 대해서만 처리하므로 각 출력을 정렬시키는 지연 레지스터(513, 514, 515, 516)의 개수는 다르다. 즉, 레지스터(513, 515)는 세 번째 LUT 그룹의 출력인 덧셈기(511)의 출력을 2 클럭(Chipx4) 지연시키고, 레지스터(514, 516)는 네 번째 LUT 그룹의 출력인 덧셈기(512)의 출력을 2 클럭(Chipx4) 지연시킨다.
마찬가지로, 필터 입력이 2개이므로 출력 또한 2개가 되도록 2개의 4×1 멀티플렉서(517, 518)가 사용되고, 이들 출력을 정렬시키기 위해 2개의 레지스터(519, 520)가 4×1 멀티플렉서(517)의 출력에 연결되어 필터 출력(out0, out1)이 동시에 출력되도록 한다.
도 6은 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터의 블록도이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터는 도 4 및/또는 도 5에 도시된 1 비트 입력 FIR 필터를 사용한다.
멀티비트 입력 FIR 필터의 입력 비트 수가 4의 배수인 경우 도 4에 도시된 4개의 1비트 FIR 필터만을 사용하여 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 설계할 수 있으나, 만약 4의 배수가 아닌 경우에는 도 4에 도시된 4개의 1비트 FIR 필터와 도 5에 도시된 2개의 1비트 FIR 필터를 함께 사용하여 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 설계할 수 있다.
여기에서는 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터의 입력 비트 수가 4의 배수가 아니어서 도 4의 FIR 필터와 도 5의 FIR 필터를 동시에 사용하는 경우에 대해서 설명한다.
도 6을 참조하면, 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터는 입력 비트 수가 I 채널에 대해 5개(fi0, fi1, fi2, fi3, fi4)와 Q 채널에 대해 5개(fq0, fq1, fq2, fq3, fq4, fq5)로 모두 10개이므로 도 4의 4비트 입력 FIR 필터 2개(601, 602)와 도 5의 2비트 입력 FIR 필터 1개(603)가 사용된다.
FIR 필터(603)는 Q 채널 입력 중 하위 2개 입력(fq0, fq1)에 대해 비트별로 필터링을 수행하고, FIR 필터(602)는 Q 채널 입력 중 나머지 3개 입력(fq2, fq3, fq4)과 I 채널 입력 중 최하위 입력(fi0)에 대해 비트별로 필터링을 수행하며, FIR 필터(601)는 I 채널 입력 중 나머지 4개 입력(fi1, fi2, fi3, fi4)에 대해 비트별로 필터링을 수행한다.
각 FIR 필터(601, 602, 603)로 입력되는 비트는 2의 보수로 표현되며, 1비트 입력 FIR 필터를 설계할 때와 다른 점은 각 FIR 필터(601, 602, 603) 내에 있는 LUT 내용이 달라진다는 점이다. 1비트 입력 FIR 필터는 입력되는 신호 '0'과 '1'을 각각 '1'과 '-1'로 간주하여 LUT 내용을 생성하지만, 멀티비트 입력 FIR 필터의 각 LUT는 '0'과 '1'을 그대로 하여 생성하여야 한다. 이는 1비트 입력 FIR 필터는 입력에 대해 가능한 필터 결과를 미리 LUT에 저장하는 것이지만, 멀티비트 입력 FIR 필터는 멀티비트 입력 모두가 하나의 신호를 나타내므로 입력과 필터의 계수 곱을 미리 LUT에 저장하는 개념이기 때문이다.
이와 같이 I와 Q 채널의 멀티 입력이 각각 1비트씩 FIR 필터(601, 602, 603)에 의해 필터링된 후에는 각 비트별로 다른 웨이트(weight)가 주어진 후 더해진다.
먼저, 가장 MSB(Most Significant Bit)인 fi4에 대한 FIR 필터(601)의 출력과 fq4에 대한 FIR 필터(602)의 출력에 대해서는 2의 보수기(2's comp)(604, 605)를 사용하여 모두 인버터한 후 '1'을 더하고, 그 후 비트 웨이트기(Bit Weighting)(606, 607)를 통해 각각 24를 곱한다.
다음, fi3에 대한 FIR 필터(601)의 출력과 fq3에 대한 FIR 필터(602)의 출력에 대해서는 비트 웨이트기(606, 607)를 통해 각각 23을 곱한다.
마찬가지로, fi2에 대한 FIR 필터(601)의 출력과 fq2에 대한 FIR 필터(602)의 출력에 대해서는 비트 웨이트기(606, 607)를 통해 각각 22를 곱하고, fi1에 대한 FIR 필터(601)의 출력과 fq1에 대한 FIR 필터(603)의 출력에 대해서는 비트 웨이트기(606, 607)를 통해 각각 21을 곱한다. fi0에 대한 FIR 필터(602)의 출력과 fq0에 대한 FIR 필터(603)의 출력에 대해서는 각각 20=1을 곱하여야 하므로 별도로 비트 웨이트를 할 필요가 없으므로 각 출력을 그대로 사용한다.
한편, 상기 비트 웨이트기(606, 607)에서 각 웨이트(24, 23, 22, 2 1)를 곱하는 과정은 단지 입력 비트를 MSB쪽으로의 시프트(shift)를 의미하므로 구현상 별도의 곱셈기를 사용하지 않아도 좋다.
그 후 fi1 ∼ fi4에 대해 비트 웨이트기(606)를 통과한 출력과 fi0에 대해 FIR 필터(601)를 통과한 출력은 덧셈기 블록(608)에 의해 더해진 후 본 발명의 실시예에 따른 멀티입력 FIR 필터의 I 채널 출력(fiout)이 되고, fq1 ∼ fq4에 대해 비트 웨이트기(607)를 통과한 출력과 fq0에 대해 FIR 필터(603)를 통과한 출력은 덧셈기 블록(609)에 의해 더해진 후 본 발명의 실시예에 따른 멀티입력 FIR 필터의 Q 채널 출력(fqout)이 된다. 이 때 덧셈기 블록(608, 609)은 5개의 입력을 더하기 위한 덧셈기들로 구성되며, 본 실시예에서는 먼저 비트 웨이트기(606, 607)에서 출력되는 4개의 출력을 2개의 덧셈기를 사용하여 더한 후 다시 하나의 덧셈기를 사용하여 총합을 구하고, 그 후 LSB(Least Significant Bit)의 출력과 상기 총합을 더하는 하나의 덧셈기를 사용한다.
상기한 바와 같이, 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터는 필터 입력 비트 수의 증가에 따라 도 4의 FIR 필터와 도 5의 FIR 필터를 조합하여 사용하고 비트별로 시프트에서 더하는 블록, 즉 덧셈기 블록(608, 609)만 추가하면 되므로 확장이 용이하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따르면, 1비트 입력 FIR 필터링을 할 수 있는 구조로 변경하는 작업이 필요없이 QAM 변조 장치의 하드웨어 크기를 줄일 수 있다.
도 1은 종래 기술에 따른 QPSK 변조 장치를 도시한 도면으로, (a)는 멀티비트 입력 FIR 필터를 사용한 경우이고, (b)는 4채널용 1비트 입력 FIR 필터를 사용한 경우이다.
도 2는 멀티비트 입력을 갖는 종래 기술에 따른 Transversal FIR 필터의 구조도이다.
도 3은 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치의 블록도이다.
도 4는 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 구성하는 4개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터의 블록도이다.
도 5는 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터를 구성하는 2개의 1비트 입력 1:4 인터폴레이션 96탭 FIR 필터의 블록도이다.
도 6은 본 발명의 실시예에 따른 멀티비트 입력 FIR 필터의 블록도이다.

Claims (15)

  1. 제1 클럭의 주기로 입력되는 4개의 필터 입력을 저장하는 제1 내지 제4 입력 레지스터;
    상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 내지 제4 입력 레지스터에 저장된 4개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서;
    상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기;
    상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블;
    상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제2 내지 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터;
    상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 내지 제5 멀티플렉서; 및
    상기 제2 멀티플렉서 내지 제4 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터
    를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  2. 제1항에 있어서,
    상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 룩업 테이블의 출력을 1클럭씩 지연시키는 제1 레지스터;
    상기 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제2 및 제3 레지스터; 및
    상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제4, 제5 및 제6 레지스터
    를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제7, 제8 및 제9 레지스터;
    상기 제3 클럭에 의해 상기 제3 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제10 및 제11 레지스터; 및
    상기 제3 클럭에 의해 상기 제4 멀티플렉서의 출력을 1클럭씩 지연시키는 제12 레지스터
    를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  4. 제1 클럭의 주기로 입력되는 2개의 필터 입력을 저장하는 제1 및 제2 입력 레지스터;
    상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서;
    상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기;
    상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블;
    상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터;
    상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및
    상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터
    를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  5. 제4항에 있어서,
    상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제1 및 제2 레지스터; 및
    상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제3 및 제4 레지스터
    를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  6. 제4항 또는 제5항에 있어서,
    상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제5 및 제6 레지스터를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  7. 제1항 또는 제4항에 있어서,
    상기 어드레스 변환기는 상기 각 4개의 어드레스 데이터 중 최상위 비트와 나머지 어드레스 데이터를 XOR 연산하여 각각 비트 수가 1감소된 어드레스 데이터를 출력하는 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  8. 제1항 또는 제4항에 있어서,
    상기 제1 내지 제4 룩업 테이블에 각각 포함된 상기 제1 내지 제4 메모리의 크기는 상기 제1 멀티플렉서에서 출력되는 데이터를 4개로 분리한 어드레스 데이터로 액세스 가능한 메모리 크기의 1/2인 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  9. 제8항에 있어서,
    상기 메모리에는 상기 필터 입력과 필터의 계수의 곱이 저장되어 있는 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터.
  10. 입력 데이터를 QAM(Quadrature Amplitude Modulation) 변조 방식으로 심볼 매핑하여 I와 Q 채널별로 멀티비트 데이터로 출력하는 QAM 매퍼(mapper);
    상기 QAM 매퍼로부터 각 채널별로 출력되는 멀티비트 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부;
    상기 직렬/병렬 변환부에서 출력되는 병렬 데이터에 대해 각각 OVSF(Orthogonal Variable Spreading Factor) 코드를 곱한 후 더하는 멀티코드별 곱셈 및 덧셈부;
    상기 멀티코드별 곱셈 및 덧셈부에서 출력되는 두 채널 데이터의 대역 확산을 위해 복소 스프레딩을 수행하여 채널별로 멀티비트 데이터를 출력하는 스크램블러(scrambler);
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터를 입력받아서 펄스 성형을 위한 FIR(Finite Impulse Response) 필터링을 수행하는 멀티비트 입력 FIR 필터부; 및
    상기 멀티비트 입력 FIR 필터부에서 필터링된 출력에 대해 각각 정규화 이득을 곱하여 출력하는 곱셈부
    를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
  11. 제10항에 있어서,
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수인 경우 상기 멀티비트 입력 FIR 필터부는,
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터;
    상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기;
    상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및
    상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기
    를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
  12. 제10항에 있어서,
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수가 아닌 경우 상기 멀티비트 입력 FIR 필터부는,
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 일부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터;
    상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 상기 일부분을 제외한 나머지 부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 2개의 1비트 입력 1:4 FIR 필터;
    상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터와 상기 하나 이상의 2개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기;
    상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및
    상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기
    를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 비트 웨이트기는 상기 2의 보수기 및 상기 1:4 FIR 필터에서 출력되는 데이터에 대해 서로 상이하며 2의 배수가 되는 웨이트를 곱하는 것을 특징으로 하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 4개의 1비트 입력 1:4 FIR 필터가,
    제1 클럭의 주기로 입력되는 상기 4개의 1비트 입력을 저장하는 제1 내지 제4 입력 레지스터;
    상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 내지 제4 입력 레지스터에 저장된 4개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서;
    상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기;
    상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블;
    상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제2 내지 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터;
    상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 내지 제5 멀티플렉서; 및
    상기 제2 멀티플렉서 내지 제4 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터
    를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
  15. 제12항에 있어서,
    상기 2개의 1비트 입력 1:4 FIR 필터가,
    제1 클럭의 주기로 입력되는 상기 2개의 1비트 입력을 저장하는 제1 및 제2 입력 레지스터;
    상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서;
    상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기;
    상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블;
    상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터;
    상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및
    상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터
    를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치.
KR10-2003-0033327A 2003-05-26 2003-05-26 멀티비트 입력 1:4 인터폴레이션 ｆｉｒ 필터와 이를이용한 ｑａｍ 변조 장치 KR100500879B1 (ko)

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