KR19990012853A

KR19990012853A - 직교 진폭 변조 복조기의 유한 임펄스 응답 필터

Info

Publication number: KR19990012853A
Application number: KR1019970036411A
Authority: KR
Inventors: 김태형
Original assignee: 송재인; 엘지정보통신 주식회사
Priority date: 1997-07-31
Filing date: 1997-07-31
Publication date: 1999-02-25

Abstract

본 발명은 최대 심벌 레이트가 7MBaud로 안정적일 뿐만 아니라 최소의 로직으로 구현되도록 한 직교 진폭 변조(QAM) 복조기의 유한 임펄스 응답(FIR) 필터에 관한 것이다.

이를 위해, 본 발명은 입력되는 데이터 스트림을 지연 배열하는 10비트 × 34-워드 지연 라인(101)과, 상기 10비트 × 34-워드 지연 라인(101)에 의하여 배열된 데이터 중 계수 대칭을 이용하여 대칭인 데이터를 더한 후 필요한 데이터를 인버트하거나 신호 비트(Sign-Bit)를 소거하는 자리올림 리플 가산부(102)와, 상기 자리올림 리플 가산부(102)에서 처리된 데이터를 입력받아 연산 1사이클 내에서는 자리 올림수의 전파를 하지 않는 복수의 자리올림 보류 가산기를 지연 경로가 최소가 되도록 배치한 자리올림 보류 가산부(103)와, 상기 자리올림 리플 가산부(102)에 의한 자리올림과 가산 및 신호 비트 소거를 보상하기 위하여 입력 데이터를 더하는 3배럴 시프터(104)와, 상기 자리올림 보류 가산부(103)의 자리올림 보류 가산기의 파이프라이닝을 위한 레지스터부(105)로 구성된다.

Description

직교 진폭 변조 복조기의 유한 임펄스 응답 필터

본 발명은 직교 진폭 변조(Quadrature Amplitude Modulation: QAM) 복조기의 유한 임펄스 응답(Finite Impulse Response: FIR) 필터에 관한 것으로, 특히 최대 심벌 레이트(Symbol Rate)가 7 메가보(MBaud)로 안정적일 뿐만 아니라 최소의 로직으로 구현되도록 한 QAM 복조기의 FIR 필터에 관한 것이다.

종래 QAM 복조기에서 최대 심벌 레이트가 5MBaud인 40-탭(Tap) FIR 필터는 도 1에 도시된 바와 같이, 입력되는 데이터 스트림을 지연 배열하는 이중 10-워드 지연 라인(1)과, 상기 이중 10-워드 지연 라인(1)에 의하여 배열된 데이터 중 계수 대칭을 이용하여 대칭인 데이터를 더하는 자리올림과 전파 가산기(2)와, 클록이 들어올 때마다 두 상태를 선택하는 다수의 논리 소자 중 다른 상태를 취하는 소자의 위치가 옆으로 이행되는 링 계수기(3)와, 3개의 영(Zero)이 아닌 계수를 포함한 CSD(Canonic Signed-Digit)계수가 10워드씩 저장되어 상기 링 계수기(3)에 의하여 주소가 지정되면 신호 디지트와 시프트 디지트를 출력하는CSD 계수 롬(4)과, 상기 CSD 계수 롬(4)이 출력하는 신호 디지트에 의한 선택신호에 따라 상기 자리올림 전파 가산기(2)의 출력 데이터를 인버트(Invert)하거나 패스(Pass)하는 인버트/패스기(5)와, 상기 CSD 계수 롬(4)이 출력하는 시프트 디지트에 의한 계수값을 읽어 상기 인버트/패스기(5)로부터 입력받은 데이터를 동시에 더한 후 출력하는 3 배럴 시프터(Barrel Shifter)(6)와, 상기 3 배럴 시프터(6)에 의하여 처리된 데이터를 입력받아 100㎒로 동작하여 10번 더한 다음 10㎒로 다음 상태에 처리된 데이터를 넘겨주는 누산기(7)로 구성되어져 있다.

도면중 미설명 부호 REG는 레지스터이다.

이와 같이 구성된 종래 QAM 복조기 FIR 필터의 동작을 첨부한 도 1을 참조하여 설명하면 다음과 같다.

먼저, 이중 10-워드 지연 라인(1)이 입력되는 데이터 스트림을 지연 배열하게 되면 자리올림 전파 가산기(2)는 계수 대칭을 이용하여 배열된 데이터 중 대칭인 데이터를 더하게 된다.

그리고, 클록이 들어올 때마다 링 계수기(3)의 두 상태를 선택하는 다수의 논리 소자 중 다른 상태를 취하는 소자의 위치가 옆으로 이행되어 3개의 영(Zero)이 아닌 계수를 포함한 CSD계수가 10워드씩 저장된 CSD 계수 롬(4)의 주소가 지정되면 신호 디지트와 시프트 디지트를 출력하게 된다.

그러면, 인버트/패스기(5)는 CSD 계수 롬(4)이 출력하는 신호 디지트에 의한 선택신호에 따라 자리올림 전파 가산기(2)의 출력 데이터를 인버트하거나 패스하게 된다.

그리고, 3 배럴 시프터(6)는 CSD 계수 롬(4)이 출력하는 시프트 디지트에 의한 계수값을 읽어 인버트/패스기(5)로부터 입력받은 데이터를 동시에 더한 후 출력하게 되고, 누산기(7)는 3 배럴 시프터(6)에 의하여 처리된 데이터를 입력받아 100㎒로 동작하여 10번 더한 다음 10㎒로 처리된 데이터를 넘겨주게 된다.

그러나, 최대 심벌 레이트가 7MBaud인 FIR 필터를 구현하고자 할 경우에 100㎒ 이상의 마스타 클록을 이용하는 것은 FIR 필터의 구조적인 특성으로 불가능하다.

그리고, 종래 5MBaud 40-탭 FIR 필터의 구현 방안을 이용하여 100㎒로 40-탭 이상의 FIR 필터를 구현하면 효율이 떨어질 뿐만 아니라 비안정적인 단점이 있었다. 만약, 60-탭 FIR 필터를 40-탭 FIR 필터와 동일한 방안을 이용하여 100㎒로 구현할 경우에는 또 하나의 FIR 필터가 필요하기 때문이다.

또한, 여러 단계의 파이프라이닝(Pipelining)과 자리올림 보류 가산기(Carry Save Adder)를 이용하여 고속으로 데이터를 처리하게 하여 최대 심벌 레이트가 7MBaud인 FIR 필터를 구현할 경우에는 필요 이상의 로직이 소요되는 문제점이 있었다.

따라서 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 최대 심벌 레이트가 7MBaud로 안정적일 뿐만 아니라 최소의 로직으로 구현되도록 한 QAM 복조기의 FIR필터를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, 입력되는 데이터 스트림을 지연 배열하는 지연 라인과, 이 지연 라인에 의하여 배열된 데이터 중 대칭인 데이터를 더한 후 필요한 데이터를 처리하는 자리올림 리플 가산부와, 이 자리올림 리플 가산부에서 처리된 데이터를 입력받아 연산 1사이클 내에서는 자리 올림수의 전파를 하지 않는 복수의 자리올림 보류 가산기를 지연 경로가 최소가 되도록 배치한 자리올림 보류 가산부와, 자리올림 리플 가산부에 의한 데이터 처리를 보상하기 위하여 입력 데이터를 더하는 3 배럴 시프터와, 자리올림 보류 가산부의 파이프라이닝을 위한 레지스터부로 이루어짐을 특징으로 한다.

도 1은 종래 5MBaud 40-탭 FIR 필터의 블록 구성도.

도 2는 본 발명에 의한 7MBaud 68-탭 FIR 필터의 블록 구성도.

도 3은 도 2에 도시된 자리올림 보류 가산부에서 자리올림 보류 가산기의 배치도.

*도면의 주요 부분에 대한 부호의 설명*

101 : 10비트 × 34-워드 지연 라인102 : 자리올림 리플 가산부

103 : 자리올림 보류 가산부104 : 3 배럴 시프터(Barrel Shifter)

105 : 레지스터부

이하, 본 발명을 첨부한 도면에 의거하여 설명하면 다음과 같다.

도 2는 본 발명에 의한 7MBaud 68-탭 FIR 필터의 블록 구성도를 나타낸 것으로서, 입력되는 데이터 스트림을 지연 배열하는 10비트 × 34-워드 지연 라인(101)과, 상기 10비트 × 34-워드 지연 라인(101)에 의하여 배열된 데이터 중 계수 대칭을 이용하여 대칭인 데이터를 더한 후 필요한 데이터를 인버트하거나 신호 비트(Sign-Bit)를 소거하는 자리올림 리플 가산부(102)와, 상기 자리올림 리플 가산부(102)에서 처리된 데이터를 입력받아 연산 1사이클 내에서는 자리 올림수의 전파를 하지 않는 복수의 자리올림 보류 가산기를 지연 경로가 최소가 되도록 배치한 자리올림 보류 가산부(103)와, 상기 자리올림 리플 가산부(102)에 의한 자리올림과 가산 및 신호 비트 소거를 보상하기 위하여 입력 데이터를 더하는 3배럴 시프터(104)와, 상기 자리올림 보류 가산부(103)의 자리올림 보류 가산기의 파이프라이닝을 위한 레지스터부(105)로 구성되어져 있다.

도 3은 본 발명에 의한 자리올림 보류 가산부(103)에서 자리올림 보류 가산기의 배치도를 나타낸 것으로서, 상기 자리올림 리플 가산부(102)에서 처리된 데이터가 첫 번째 자리올림 보류 가산기에서만 입력되게 하고, 다른 자리올림 보류 가산기는 자리올림 보류만 이루어지게 배치되어져 있다.

이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 도 2 내지 도 5를 참조하여 설명하면 다음과 같다.

먼저, 10비트 × 34-워드 지연 라인(101)에서 입력되는 데이터 스트림이 도 4에 도시된 바와 같이 지연 배열되면 자리올림 리플 가산부(102)는 도 5에 도시된 바와 같이 배열된 데이터 중 계수 대칭을 이용하여 대칭인 데이터를 더한 후 필요한 데이터를 인버트하거나 신호 비트를 소거되어 자리올림 보류 가산부(103)로 전달되게 된다.

이때, 자리올림 보류 가산부(103)가 도 3에 도시된 바와 같이 자리올림 리플 가산부(102)에서 처리된 데이터가 복수의 자리올림 보류 가산기 중 첫 번째 자리올림 보류 가산기에서만 입력되고, 다른 자리올림 보류 가산기는 자리올림 보류만 이루어지게 배치되어 지연 경로가 감소됨으로써, 복수의 자리올림 보류 가산기가 자리올림 리플 가산부(102)에서 처리된 데이터를 각각 입력받게 배치된 경우에 비하여 임계 지연(Critical Delay)이 1/4배로 줄어들게 된다.

다음으로, 자리올림 보류 가산부(103)에 의하여 처리된 데이터를 레지스터부(105)를 통하여 전달받은 3 배럴 시프터(104)는 자리올림 리플 가산부(102)에 의한 자리올림과 가산 및 신호 비트 소거를 보상하기 위하여 입력 데이터를 동시에 더한 후 레지스터부(105)를 통하여 처리된 데이터를 출력하게 된다.

이상에서 설명한 바와 같이 본 발명은 여러 단계의 파이프라이닝을 사용하지 않으면서도 최대 심벌 레이트가 7MBaud로 안정적인 QAM 복조기의 FIR필터를 최소의 로직으로 구현할 수 있는 효과가 있다.

Claims

입력되는 데이터 스트림을 지연 배열하는 지연 라인(101)과,

상기 지연 라인(101)에 의하여 배열된 데이터 중 대칭인 데이터를 더한 후 필요한 데이터를 인버트하거나 신호 비트를 소거하는 자리올림 리플 가산부(102)와,

상기 자리올림 리플 가산부(102)에서 처리된 데이터를 입력받아 연산 1사이클 내에서는 자리 올림수의 전파를 하지 않는 복수의 자리올림 보류 가산기를 지연 경로가 최소가 되도록 배치한 자리올림 보류 가산부(103)와,

상기 자리올림 리플 가산부(102)에 의한 자리올림과 가산 및 신호 비트 소거를 보상하기 위하여 입력 데이터를 더하는 3 배럴 시프터(104)와,

상기 복수의 자리올림 보류 가산기의 파이프라이닝을 위한 레지스터부(105)를 포함하여 구성된 것을 특징으로 하는 직교 진폭 변조(QAM) 복조기의 유한 임펄스 응답(FIR) 필터.
제 1 항에 있어서,

상기 자리올림 보류 가산부(103)는 상기 자리올림 리플 가산부(102)에서 처리된 데이터가 복수의 자리올림 보류 가산기 중 첫 번째 자리올림 보류 가산기에서만 입력되고, 다른 자리올림 보류 가산기는 자리올림 보류만 이루어지게 배치하는 것을 특징으로 하는 직교 진폭 변조(QAM) 복조기의 유한 임펄스 응답(FIR) 필터.