KR19990056053A - 유한장 임펄스응답 필터 및 그 필터링 방법 - Google Patents

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Abstract

본 발명은 디지털신호 처리시스템에서 이용되고 있는 유한장 임펄스응답(FIR)필터를 탭드지연라인 방식 및 룩업테이블 방식을 혼용하여 구현하는 기술에 관한 것이다. 본 발명에 따른 유한장 임펄스응답 필터는 1심볼구간동안 m배 오버샘플링된 데이터가 입력될 시 2개의 지연라인을 이용하여 메모리를 억세스하기 위한 어드레스를 생성한다. 이때 각 지연라인은 2부분으로 분할되어 2개의 메모리 어드레스가 생성되게 된다. 상기 생성된 어드레스는 적어도 2개 또는 4개로 분할된 저장수단으로 각각 제공되며, 이에 따라 이들 저장수단에 저장되어 있는 다수의 필터출력값중에서 상기 생성된 메모리어드레스에 대응하는 필터출력값들이 선택되어 출력되게 된다. 이러한 본 발명에 따르면 2개의 지연라인을 이용하여 메모리 어드레스를 생성하는 경우에 요구되는 메모리의 용량을 현저하게 줄일 수 있는 효과가 있다.

Description

유한장 임펄스응답 필터 및 그 필터링 방법
본 발명은 디지털 필터에 관한 것으로, 특히 유한장 임펄스응답 필터 및 그 필터링 방법에 관한 것이다.
디지털신호 처리시스템에서 이용되고 있는 대표적인 필터로 유한장 임펄스응답(Finite Impulse Response: 이하 "FIR"이라 칭함) 필터가 있다. FIR필터는 아날로그 필터 및 무한장 임펄스응답(Infinite Impulse Response) 필터들에 비해 그 성능이 우수하기 때문에 현재 대부분의 디지털신호 처리시스템에서 이용되고 있는 추세에 있다. 이러한 FIR필터는 그 구성 방식에 따라 탭드지연라인(Tapped Delay Line) 방식의 FIR필터와 룩업테이블(Look-up Table) 방식의 FIR필터로 구분된다.
도 1은 탭드지연라인 방식에 따른 FIR필터의 구성을 나타내는 도면으로, 콘볼루션(Convolution)을 수행함에 의해 필터링을 행한다. 도 1을 참조하면, 시프트레지스터(102)로 1개의 입력데이터가 인가되면 이 인가된 필터 입력데이터는 이전에 이미 시프트레지스터(102)에 입력되어 있는 N-1개의 입력데이터와 함께 N개의 입력데이터 라인을 형성한다. 승산기(104,106,108, ··· ,110)는 N개의 입력데이터들과 저장부(112)에 저장되어 있는 N개의 필터계수값(Filter Coefficient)들을 각각 승산한다. 그러면 가산기(114)는 각각의 승산기들(104,106,108, ··· ,110)로부터 출력되는 결과를 가산하여 필터 출력데이터로서 출력한다.
상기 탭드지연라인방식에 따른 FIR필터는 현재 가장 널리 이용되고 있다. 그러나 상기와 같은 필터링 유형을 병렬 처리방식으로 구현할 경우 N개의 승산기 및 N-1개의 가산기가 필요하게 되어 그만큼 하드웨어의 크기가 커지는 단점이 있다. 한편, 상기와 같은 필터링 유형을 직렬 처리방식으로 구현할 경우에도 1개의 입력데이터가 인가되는 시간동안에 N번의 승산과 N-1번의 덧셈을 수행하여야 하므로 고속의 하드웨어 구현방식이 요구되는 단점이 있었다.
도 2는 룩업테이블 방식에 따른 FIR필터의 구성을 나타내는 도면으로, 도 2를 참조하면, 롬(206)에는 N개의 입력조합에 해당하는 필터출력값이 미리 계산되어 저장되어 있다. 이때 1개의 데이터가 시프트레지스터(202)로 인가되면 현재의 필터 입력데이터는 이전에 이미 시프트레지스터(202)에 입력되어 있던 N-1개의 입력데이터와 함께 N개의 입력데이터 라인을 형성한다. 그러면 어드레스생성기(204)는 N개의 입력데이터를 어드레스로서 생성하고, 상기 생성된 어드레스에 대응하여 롬(206)에 저장되어 있는 필터출력값이 필터 출력데이터로서 출력된다.
상기와 같은 필터링 유형은 필터 구현시 승산기를 사용하지 않아도 되고 고속의 하드웨어 구현방식이 필요없다는 장점이 있지만, 필터의 탭수가 커지면 그에 따라 롬의 용량이 커져야 하는 단점이 있었다.
한편 본원 출원인은 상기와 같은 단점을 해소하기 위한 기술, 즉 감소된 용량의 메모리(롬)를 가지는 FIR필터를 이미 구현한 바 있다. 이렇게 구현된 FIR필터에 대해서는 1995년 6월 29일자로 최초 출원된 후 1996년 6월 12일자로 우선권주장 출원된 대한민국 특허출원 제96-21065호 제목 "유한장 임펄스응답 필터 및 그 필터링 방법"하에 상세하게 개시되어 있다. 상기 특허에 개시된 FIR필터는 탭드지연라인 방식 및 룩업테이블 방식을 혼용하여 구현한 예로서, 기존의 롬 용량을 2L에서 m×2L/2또는 2L/2+1로 줄일 수 있도록 한다.
따라서 본 발명의 목적은 하드웨어의 크기를 보다 감소시키는 FIR필터 및 그 필터링 방법을 제공함에 있다.
본 발명의 다른 목적은 보다 감소된 용량의 메모리를 갖는 FIR필터 및 그 필터링 방법을 제공함에 있다.
본 발명의 또다른 목적은 필터를 제어하는 클럭레이트를 자유롭게 조절함으로써 다양한 응용분야에 따라 롬의 용량을 조정할 수 있는 FIR필터 및 그 필터링 방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명은 탭드지연라인 방식 및 룩업테이블 방식을 혼용하여 구현한 FIR필터 및 그 필터링방법을 제안한다. 본 발명에 따른 FIR필터는 1심볼구간동안 m배 오버샘플링된 데이터가 입력될 시 2개의 지연라인을 이용하여 메모리를 억세스하기 위한 어드레스를 생성한다. 이때 각 지연라인은 2부분으로 분할되어 2개의 메모리 어드레스가 생성되게 된다. 상기 생성된 어드레스는 적어도 2개 또는 4개로 분할된 저장수단으로 각각 제공되며, 이에 따라 이들 저장수단에 저장되어 있는 다수의 필터출력값중에서 상기 생성된 메모리어드레스에 대응하는 필터출력값들이 선택되어 출력되게 된다. 이러한 본 발명에 따르면 2개의 지연라인을 이용하여 메모리 어드레스를 생성하는 경우에 요구되는 메모리의 용량을 더 줄일 수 있게 된다.
본 발명의 제1견지(aspect)에 따른 FIR필터는, 일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와, 상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와, 소정 탭수에 따른 필터출력값들을 저장하고 있는 다수의 롬들로 이루어지는 제1롬뱅크 및 제2롬뱅크와, 상기 제1지연부의 최종 2비트 지연출력들에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제3롬뱅크와, 상기 제2지연부의 최초 2비트 지연출력들에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제4롬뱅크와, 상기 제1지연부의 최종 2비트 지연출력을 제외한 나머지 (L/2-2)비트의 지연출력들을 이용하여 상기 제1롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중 어느 한 필터출력값을 어드레싱하기 위한 제1어드레스를 생성하는 제1어드레스 생성부와, 상기 제2지연부의 최초 2비트 지연출력을 제외한 나머지 (L/2-2)비트의 지연출력들을 이용하여 상기 제2롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중 어느 한 필터출력값을 어드레싱하기 위한 제2어드레스를 생성하는 제2어드레스 생성부와, 상기 제1롬뱅크 및 상기 제3롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 오버샘플링레이트/2배 클럭에 따라 순차적으로 멀티플렉싱하여 출력하는 제1멀티플렉서 및 제3멀티플렉서와, 상기 제2롬뱅크 및 상기 제4롬뱅크로부터 출력되는 필터출력값을 상기 제1멀티플렉서 및 상기 제3멀티플렉서에 의한 멀티플렉싱순서에 대해 반대로 순차적으로 멀티플렉싱하여 출력하는 제2멀티플렉서 및 제4멀티플렉서와, 상기 제1멀티플렉서와 상기 제3멀티플렉서로부터 출력되는 필터출력값들을 직접 출력하거나 2의 보수화처리하여 출력하는 제1필터출력값 처리부와, 상기 제2멀티플렉서와 상기 제4멀티플렉서로부터 출력되는 필터출력값들을 직접 출력하거나 2의 보수화처리하여 출력하는 제2필터출력값 처리부와, 상기 제1필터출력값 처리부 및 상기 제2필터출력값 처리부로부터 출력되는 필터출력값들을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어진다.
본 발명의 제2견지에 따른 FIR필터는, 일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와, 상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와, 상기 심볼레이트의 2배 클럭을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호와 역카운팅결과를 나타내는 제2출력신호를 출력하는 카운터와, 상기 제1지연부의 최종 2비트 지연출력과 상기 제2지연부의 최초 2비트 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제1멀티플렉서와, 각각이 상기 제1멀티플렉서의 출력에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 롬뱅크와, 상기 롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서와, 상기 제1지연부의 최초 지연출력과 상기 제2지연부의 최종 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 제어신호로서 출력하는 제3멀티플렉서와, 상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 이 멀티플렉싱 결과를 2비트의 어드레스 최상위 비트값으로 생성하고 상기 제1지연부의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들과 이들 출력들에 대해 대칭관계에 있는 상기 제2지연부의 지연출력들을 상기 심볼레이트의 4배 클럭에 따라 각각 멀티플렉싱하여 출력하는 다수의 멀티플렉서와, 상기 다수의 멀티플렉서중에서 상기 어드레스의 최상위 비트값을 생성하는 멀티플렉서를 제외한 나머지 멀티플렉서들의 각 출력과 상기 제어신호를 배타적 논리합연산하여 이들 출력을 상기 어드레스의 최상위 비트값에 연결되는 (L/2-3)비트의 각 비트값으로 출력하는 다수의 배타적 논리합회로와, 소정 탭수에 따른 필터출력값들을 저장하고 있으며 상기 다수의 멀티플렉서의 초기 멀티플렉서에 의해 생성되는 최상위 비트값과 상기 다수의 배타적 논리합회로에 의해 생성되는 나머지 (L/2-3)비트값들에 의해 결정되는 (L/2-1)비트의 어드레스에 의해 억세스되는 필터출력값을 출력하는 룩업테이블과, 상기 룩업테이블 및 상기 제2멀티플렉서로부터 출력되는 필터출력값들을 상기 제어신호에 따라 2의 보수화처리하여 출력하거나 직접 출력하는 필터출력값 처리부와, 상기 필터출력값 처리부의 출력을 일시적으로 저장하는 레지스터와, 상기 레지스터에 의해 일시적으로 저장된 필터출력값과 상기 필터출력값 처리부에 의해 처리된 필터출력값을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어진다.
본 발명의 제3견지에 따른 FIR필터는, 일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와, 상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와, 상기 심볼레이트의 2배 클럭을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호와 역카운팅결과를 나타내는 제2출력신호를 출력하는 카운터와, 상기 제1지연부의 최종 2비트 지연출력과 상기 제2지연부의 최초 2비트 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제1멀티플렉서와, 각각이 상기 제1멀티플렉서의 출력에 의해 정해질 수 있은 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제1롬뱅크와, 상기 제1롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서와, 상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제3멀티플렉서와, 상기 제1지연부의 최초 지연출력과 상기 제2지연부의 최종 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 제어신호로서 출력하는 제4멀티플렉서와, 상기 제1지연부의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들과 이들 출력들에 대해 대칭관계에 있는 상기 제2지연부의 지연출력들을 상기 심볼레이트의 4배 클럭에 따라 각각 멀티플렉싱하여 출력하는 다수의 멀티플렉서와, 상기 다수의 멀티플렉서의 각 출력과 상기 제어신호를 배타적 논리합연산하여 이들 출력을 어드레스로서 출력하는 다수의 배타적 논리합회로와, 각각이 소정 탭수에 따른 필터출력값들을 저장하고 있는 다수의 롬들로 이루어지며 상기 다수의 배타적 논리합회로에 의해 생성되는 어드레스에 의해 억세스되는 필터출력값을 출력하는 제2롬뱅크와, 상기 제2롬뱅크의 각 롬들로부터 출력되는 필터출력값들을 상기 제3멀티플렉서의 출력에 따라 멀티플렉싱하여 출력하는 제5멀티플렉서와, 상기 제2멀티플렉서 및 상기 제5멀티플렉서로부터 출력되는 필터출력값들을 상기 제어신호에 따라 2의 보수화처리하여 출력하거나 직접 출력하는 필터출력값 처리부와, 상기 필터출력값 처리부의 출력을 일시적으로 저장하는 레지스터와, 상기 레지스터에 의해 일시적으로 저장된 필터출력값과 상기 필터출력값 처리부에 의해 처리된 필터출력값을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어진다.
도 1은 탭드지연라인 방식에 따른 유한장 임펄스응답 필터의 구성도.
도 2는 룩업테이블 방식에 따른 유한장 임펄스응답 필터의 구성도.
도 3은 본 발명에 따른 유한장 임펄스응답 필터가 적용될 수 있는 이진데이터 전송시스템의 변조기에 대한 구성을 보여주는 도면.
도 4는 도 3에 도시된 필터로 입력되는 데이터의 형태를 보여주는 도면.
도 5는 본 발명의 제1실시예에 따른 유한장 임펄스응답 필터의 블록구성도.
도 6은 본 발명의 제2실시예에 따른 유한장 임펄스응답 필터의 블록구성도.
도 7은 본 발명의 제3실시예에 따른 유한장 임펄스응답 필터의 블록구성도.
도 8은 도 5에 도시된 제1신호처리부 및 제2신호처리부의 구체적인 구성도.
도 9는 도 6에 도시된 제1신호처리부의 구체적인 구성도.
도 10은 도 7에 도시된 제1신호처리부의 구체적인 구성도.
도 11은 본 발명의 제1실시예에 따른 유한장 임펄스응답 필터의 동작타이밍을 보여주는 도면.
도 12는 본 발명의 제2실시예에 따른 유한장 임펄스응답 필터의 동작타이밍을 보여주는 도면.
도 13은 본 발명의 제3실시예에 따른 유한장 임펄스응답 필터의 동작타이밍을 보여주는 도면.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 하기에서 L은 필터길이를 나타내며, m은 오버샘플링레이트를 나타내며, N은 필터탭수를 나타내며, n은 롬으로부터 출력되는 데이터의 비트수를 나타낸다. FI는 필터의 입력데이터를 나타내며, FO는 필터의 출력데이터를 나타낸다. 제1클럭 CLK1은 심볼레이트의 클럭을 나타내며, 제2클럭 CLK2는 심볼레이트의 2배 클럭을 나타내며, 제3클럭 CLK3은 심볼레이트의 4배 클럭을 나타낸다. 제어신호 CONT3은 상기 제2클럭 CLK2의 카운팅결과에 따른 신호이고, 제어신호 CONT4는 상기 제2클럭 CLK2를 카운팅한 결과의 역순을 나타내는 것으로 제어신호 CONT3이 반전된 신호이다. 제어신호 CONT10은 L/2개의 지연소자들로 이루어지는 제1지연부(502)의 최초 지연출력값을 나타내며, 제어신호 CONT20은 L/2개의 지연소자들로 이루어지는 제2지연부(504)의 최종 지연출력값을 나타낸다. 제어신호 CONT30과 CONT40은 제1지연부(502)의 최초 지연출력값과 제2지연부(504)의 최종 출력값을 상기 제3클럭 CLK에 따라 멀티플렉싱한 경우의 그 멀티플렉싱 결과를 나타내는 신호이다.
먼저, 본 발명에 따른 FIR필터를 설명하기에 앞서 본 발명이 적용될 수 있는 이진데이터 전송시스템의 변조기를 설명한다.
도 3은 이진데이터 전송시스템의 변조기에 대한 구성을 나타내는 도면으로, 상기 변조기에는 저역통과필터(306,308)가 포함되어 있다. 이러한 저역통과필터(306,308)는 보통 L의 길이를 갖는 구간을 필터길이로 사용하며, 이 구간을 m배 오버샘플링(oversampling)하여 N(L×m)개의 필터탭수를 갖는 디지털필터에 의해 구현될 수 있다. 본 발명은 이와 같은 이진데이터 전송시스템의 변조기내에 포함되는 저역통과필터(306,308) 등의 구현에 적용될 수 있을 뿐만 아니라 ±1의 임펄스로 매핑된 형태의 데이터를 입력으로 하는 모든 필터의 구현에도 적용될 수 있다. 도 3에서 신호매핑부(304)는 ±1의 임펄스로 매핑된 필터 입력형태를 제공한다.
한편 디지털필터가 선형위상 특성을 갖도록 설계하는 경우, 통상 필터계수값들은 대칭성을 갖도록 설계되어진다. 필터계수값들이 대칭성을 갖는다는 것은 예를들어 필터계수값들이 C-2,C-1,C0,C1,C2의 5개인 경우, C-2와 C2의 값이 같고, C-1과 C1의 값이 같다는 의미이다. 본 발명에 따른 필터계수값들도 상기와 같은 대칭성이 있도록 설계되어짐을 유의하여야 한다.
도 4는 저역통과필터(306,308)로 인가되는 입력데이터의 형태를 나타내는 도면으로, 1심볼구간동안 m배 오버샘플링된 신호들이 입력된다. 즉, 1심볼구간의 첫샘플은 신호매핑부(304)에 의해 매핑된 실제값 "±1"을 가지며, 나머지 m-1개 샘플들은 "0"의 형태를 갖는다. 이러한 형태의 입력데이터가 저역통과필터(306,308)로 인가되므로, 저역통과필터(306,308)에서 1오버샘플링시간동안에 L번의 승산과 L-1번의 가산이 행하여진 후 1개의 필터출력값이 얻어지고, 1심볼구간동안에는 mL번의 승산과 m(L-1)번의 가산이 행하여진 후 m개의 필터출력값이 얻어진다. 상기와 같은 동작을 행하는 FIR필터를 도 2에 도시된 바와 같은 룩업테이블 방식에 따라 구현하고자 한다면 이때 요구되는 롬은 2L의 용량을 가질 것이다.
상기와 같은 저역통과필터(306)에서 1심볼구간동안 출력되는 m개의 필터출력값은 국부발진기(310)에서 발진되는 반송파와 승산기(312)에 의해 승산되고, 저역통과필터(308)에서 1심볼구간동안 출력되는 m개의 필터출력값들은 국부발진기(310)에서 발진된 후 위상시프터(314)에 의해 π/2만큼 위상이 시프트된 반송파와 승산기(316)에 의해 승산된다. 이렇게 승산기(312) 및 승산기(316)에 의해 승산된 결과는 가산기(318)에 의해 가산된 후 전송신호로서 출력된다.
다음에, 본 발명에 따른 FIR필터의 구성 및 그 동작을 각 실시예별로 상세하게 설명한다.
제1 실시예
도 5는 본 발명의 제1실시예에 따른 FIR필터의 구성을 보여주는 도면이고, 도 8은 도 5에 도시된 제1신호처리부(506) 및 제2신호처리부(508)의 구체적인 구성을 보여주는 도면이고, 도 11은 상기 제1실시예에 따른 FIR필터의 동작타이밍을 보여주는 도면이다.
도 5를 참조하면, 본 발명의 FIR필터는 각각이 L/2개의 지연소자로 이루어지며 심볼레이트(CLK1)에 따라 입력되는 임펄스형태의 데이터 FI를 각각 L/2단계만큼 지연시켜 출력하는 지연부(502,504)와, 상기 지연부(502, 504)로부터의 지연출력값을 이용하여 메모리어드레스를 구성하는 제1신호처리부(506) 및 제2신호처리부(508)와, 다수의 필터출력값들을 저장하고 있으며 상기 지연부(502,504)에 의한 지연출력값[x(n)∼x(n-L/2+3),x(n-L/2+2)∼x(n-L+1)]에 의해 결정되는 메모리어드레스에 해당하는 필터출력값을 출력하는 롬뱅크(510,512)와, 상기 롬뱅크(510,512)의 용량을 더 줄이기 위해 사용하는 롬뱅크(524,526)와, 각 롬뱅크들(510,512,524, 526)로부터 출력되는 필터출력값들 가산하여 필터링된 값을 출력하는 가산기(522)를 적어도 포함한다.
우선 본 발명은 매 심볼구간마다 입력되는 데이터(±1에 대응하는 0 또는 1)를 저장하는 지연라인을 제1지연부(502) 및 제2지연부(504)로 구분함으로써 메모리어드레스의 조합수를 2L에서 (2L/2+2L/2)로 감소시키는 방법을 사용하고 있다. 이러한 방법은 이미 종래 기술에서 설명한 바와 같이 본원 출원인에 의해 선출원된 대한민국 특허출원 제96-21065호, 제목 "유한장 임펄스응답 필터 및 그 필터링방법"하에 개시되어 있는 기술이다. 그러나 본 발명은 각 지연부(502,504)의 최하위 2비트{x(n-L/2+2),x(n-L/2+1);x(n-L+2),x(n-L+1)}들이 가장 많이 변화한다는 점에 착안하여 메모리어드레스의 조합수를 2L/2에서 다시 (2L/2-4+22)으로 감소시키고, 마지막으로 지연부에서 롬뱅크로 입력되는 메모리어드레스 조합들의 대칭성을 이용하여 2L/2-4의 메모리 조합을 2L/2-3으로 감소시킨다. 따라서 본 발명에서 필요로 되는 롬의 총용량은 (2L/2-3+22)이 되는데, 이것은 기존의 롬룩업테이블 방식의 필터에서 요구되는 롬의 총용량인 2L×m과 비교해보면 상당한 롬용량의 감축을 가져왔음을 알 수 있다.
이러한 본 발명의 특징, 즉 롬용량 감축을 위한 본 발명에 따른 FIR필터링 방법을 보다 구체적으로 설명하면 하기와 같다. 한번 입력된 데이터는 m개의 필터출력값을 계산하는데 필요한 어드레스로서 1심볼구간동안 유지되게 된다. 즉 지연라인을 형성하는 각 지연부(502,504)는 심볼클럭(CLK1)에 의해서 동작되게 되며, 제1롬뱅크(510) 및 제2롬뱅크(512)의 각 출력들은 심볼레이트의 m/2배 클럭, 즉 심볼레이트의 2배 클럭(CLK2)에 의해 동작하는 모듈로(Modulo)-3 카운터(524)의 출력값(CONT3,CONT4)에 따른 동작을 행하는 멀티플렉서(514,516,528,530)에 의해 제어된다. 이러한 제어에 따른 멀티플렉서(514,516,528,530)의 각 출력은 가산기(522)로 인가되어 가산된 후 출력되게 된다. 이때 출력값은 1심볼 구간동안 m개의 필터값이 출력되는 것이다.
한편 입력된 데이터를 1심볼구간동안 유지시키면서 m개의 필터출력값을 얻는 과정은 지연부(502,504)로 입력되는 데이터들을 1심볼구간동안 m번 시프트시키면서 m번의 콘볼루션을 행하는 것과 동일한 결과를 얻는다. 즉 m번의 필터출력값 계산시 실제의 데이터들과 곱해지는 L개의 필터계수값들의 위치는 m의 회수에 대응하여 고정된다. 이러한 동작은 하기의 <표 1>, <표 2>, <표 3>과 같이 정리되어진다.
구분 제1지연부(502)에 대응하는필터계수값들 제2지연부(504)에 대응하는필터계수값들
n=0n=1··n=m-2n=m-1 h[0],h[n+m],………,h[n+(L/2-1)m]h[1],h[n+m+1],…‥,h[n+(L/2-1)m]··h[m-2],h[n+2m-2],…,h[n+(L/2-1)m]h[m-1],h[n+2m-1],…,h[n+(L/2-1)m] h[n+(L/2-1)m],…,h[n+2m-1],h[m-1]h[n+(L/2-1)m],…,h[n+2m-2],h[m-2]··h[n+(L/2-1)m],……,h[n+m+1],h[1]h[n+(L/2-1)m],……·,h[n+m],h[0]
구분 제1롬뱅크(510)에 대응하는필터계수값들 제2롬뱅크(512)에 대응하는필터계수값들
n=0n=1··n=m-2n=m-1 h[0],h[n+m],………,h[n+(L/2-3)m]h[1],h[n+m+1],…‥,h[n+(L/2-3)m]··h[m-2],h[n+2m-2],…,h[n+(L/2-3)m]h[m-1],h[n+2m-1],…,h[n+(L/2-3)m] h[n+(L/2-3)m],…,h[n+2m-1],h[m-1]h[n+(L/2-3)m],…,h[n+2m-2],h[m-2]··h[n+(L/2-3)m],……,h[n+m+1],h[1]h[n+(L/2-3)m],……·,h[n+m],h[0]
구분 제3롬뱅크(524)에 대응하는필터계수값들 제4롬뱅크(526)에 대응하는필터계수값들
n=0n=1··n=m-2n=m-1 h[n+(L/2-2)], h[n+(L/2-1)m]h[n+(L/2-2)], h[n+(L/2-1)m]··h[n+(L/2-2)], h[n+(L/2-1)m]h[n+(L/2-2)], h[n+(L/2-1)m] h[n+(L/2-2)], h[n+(L/2-1)m]h[n+(L/2-2)], h[n+(L/2-1)m]··h[n+(L/2-2)], h[n+(L/2-1)m]h[n+(L/2-2)], h[n+(L/2-1)m]
상기 <표 1>을 살펴보면, m=0일 때 지연부(504)의 0이 아닌 필터 입력값들이 곱해지는 필터계수값들의 배열은 m=m-1일 때 지연부(502)의 필터계수값들의 배열에 대해 역순이고, m=1일 때 지연부(504)의 필터계수값들의 위치배열은 m=m-2일 때의 지연부(502)의 필터계수값들의 위치배열과 역순임을 알 수 있다. m=2,…,m=m-1일 때도 마찬가지의 규칙이 적용된다. 따라서 지연부(504)가 생성하는 어드레스에 의해 출력되는 제2롬뱅크(512)와 제4롬뱅크(526)의 출력값들은 각각 제1롬뱅크(510)와 제3롬뱅크(524)에 저장되어 있는 값들로서 구해질 수 있다는 것을 의미한다. 그러므로 도 5에서 제1롬뱅크(510)와 제3롬뱅크(524), 제2롬뱅크(512)와 제4롬뱅크(526)중 어느 한쪽 메모리뱅크들만을 이용하여도 원하는 모든 필터 출력값들을 얻을 수 있다는 결론이 나오며 이와 같은 구현이 가능한 것에 대해서는 도 6과 도 7에서 상세하게 설명하기로 한다.
본 발명에 따른 FIR필터는 이상에서 설명한 것을 기본 원리로 하여 동작한다. 그리고 본 발명의 제1실시예에 따른 FIR필터는 도 5에 도시된 바와 같이 각 지연부(502,504)를 다시 2부분으로 분리하여 최하위 2비트들[x(n-L/2+2),x(n-L/2+1)] [x(n-L+2),x(n-L+1)]을 각각 제3롬뱅크(524) 및 제4롬뱅크(526)의 메모리어드레스로서 사용하였고, 나머지 L/2-2비트들은 각각 제1신호처리부(506)과 제2신호처리부(508)를 거쳐 제1롬뱅크(510)와 제2롬뱅크(512)들의 메모리어드레스를 생성하는데 이용하였다. 이 경우 제1롬뱅크(510)와 제2롬뱅크(512)의 총 용량은 각각 2L/2-2가 되어야 하지만 실제로는 1/2이 줄어든 2L/2-3을 사용하고 있다. 이러한 동작은 제1신호처리부(506)와 제2신호처리부(508)를 도 6에 도시된 바와 같이 다수의 배타적 논리합회로들로서 구성함으로써 가능하다.
도 6을 참조하면, 제1신호처리부(506) 및 제2신호처리부(508)는 각각의 제어신호(CONT10,CONT20)에 따라 통과 또는 1의 보수화 동작을 수행한다. 즉, 지연부(502)에 의한 최초 지연출력[x(n)]을 제어신호(CONT10)로 하는 제1신호처리부(506)는 상기 제어신호(CONT10)를 각 배타적 논리합회로들의 공통입력으로 하고, 지연부(502)에 의해 결정되는 어드레스들의 값들을 각 배타적 논리합회로들의 다른 입력으로 하여 상기 제어신호가 2L/2-3보다 큰 어드레스를 나타낼 시("하이"레벨을 나타낼 시) 상기 결정된 어드레스의 값들에 대한 1의 보수화 동작을 수행한다. 또한 지연부(504)에 의한 최종 지연출력[x(n-L+1)]을 제어신호(CONT20)로 하는 제2신호처리부(508)는 상기 제어신호(CONT20)를 각 배타적 논리합회로들의 공통입력으로 하고, 지연부(504)에 의해 결정되는 어드레스들의 값들을 각 배타적 논리합회로들의 다른 입력으로 하여 상기 제어신호(CONT20)가 2L/2-1보다 큰 어드레스를 나타낼 시("하이"레벨을 나타낼 시) 상기 결정된 어드레스의 값들에 대한 1의 보수화 동작을 수행한다.
이때 필터계수값들과 곱해지는 실제값들은 ±1이기 때문에 이진 어드레스를 구성하는 L/2-2비트의 이진 데이터 값들이 2L/2-3값을 중심으로 대칭인 것을 고려하면, 2L/2-3이상의 어드레스에 의해 지정되는 메모리 저장값들은 2L/2-3미만의 어드레스에 의해 지정되는 메모리 저장값들의 2의 보수를 계산함으로써 구할 수 있음을 알 수 있다. 그러므로 메모리 용량을 다시 한번 줄일 수 있게 된다.
2의 보수화 동작은 제3신호처리부(518) 및 제4신호처리부(520)에서 처리되는데, 상기 제3신호처리부(518) 및 제4신호처리부(520)는 각각의 제어신호(CONT10, CONT20)에 따라 2의 보수화 동작을 수행한다. 즉, 지연부(502)에 의한 최초 지연출력값[x(n)]을 제어신호(CONT1)로 하는 제3신호처리부(518)는 상기 제어신호(CONT1)가 2L/2-3보다 큰 어드레스를 나타낼 시("하이"레벨을 나타낼 시) 제1멀티플렉서(514)에 의해 선택되는 제1롬뱅크(510)로부터의 메모리 출력값을 2의 보수화 처리한다. 그리고 지연부(504)에 의한 최종 지연출력값[x(n-L+1)]을 제어신호(CONT20)로 하는 제4신호처리부(520)는 상기 제어신호(CONT2)가 2L/2-3보다 큰 어드레스를 나타낼 시 제2멀티플렉서(516)에 의해 선택되는 제2롬뱅크(512)로부터의 메모리 출력값을 2의 보수화 처리하여 출력한다. 이러한 동작 이외에도 제3신호처리부(518)와 제4신호처리부(520)는 제3멀티플렉서(528)와 제4멀티플렉서(530)에 의해 각각 선택된 제2롬뱅크(524)와 제4롬뱅크(526)들의 출력값들을 제1멀티플렉서(514)와 제2멀티플렉서(516)들에 의해 선택된 후 2의 보수화 과정을 거친 데이터들과 합하여 출력하는 동작을 더 수행한다.
이상에서 설명한 본 발명의 필터링이 도 5의 구성과 연관되어 어떻게 동작하는지를 좀더 쉽게 이해할 수 있도록 48탭(Tap) FIR필터(L=12,m=4)를 예로들어 설명하기로 한다. 48탭 FIR필터의 경우 각 m의 값에 대해 입력데이터와 곱해지는 필터계수값들의 위치는 고정되어 있다. 이것은 <표 4>에 나타나 있으며, <표 5> 및 <표 6>은 상기 <표 4>를 도 5와 같이 구성되는 본 발명의 동작 구성에 맞게 재구성한 것이다.
제1지연부(502)에 대응하는필터계수값들 제2지연부(504)에 대응하는필터계수값들
m=0 (0)h[0],h[4],h[8],h[12],h[16],h[20] (3)'h[23],h[19],h[15],h[11],h[7],h[3]
m=1 (1)h[1],h[5],h[9],h[13],h[17],h[21] (2)'h[22],h[18],h[14],h[10],h[6],h[2]
m=2 (2)h[2],h[6],h[10],h[14],h[18],h[22] (1)'h[21],h[17],h[13],h[9],h[5],h[1]
m=3 (3)h[3],h[7],h[11],h[15],h[19],h[23] (0)'h[20],h[16],h[12],h[8],h[4],h[0]
제1롬뱅크(510)에 대응하는필터계수값들 제2롬뱅크(512)에 대응하는필터계수값들
m=0 (0) h[0], h[4], h[8], h[12] (3)' h[15], h[11], h[7], h[3]
m=1 (1) h[1], h[5], h[9], h[13] (2)' h[14], h[10], h[6], h[2]
m=2 (2) h[2], h[6], h[10], h[14] (1)' h[13], h[9], h[5], h[1]
m=3 (3) h[3], h[7], h[11], h[15] (0)' h[12], h[8], h[4], h[0]
제13롬뱅크(524)에 대응하는필터계수값들 제4롬뱅크(526)에 대응하는필터계수값들
m=0 (0) h[16], h[20] (3)' h[23], h[19]
m=1 (1) h[17], h[21] (2)' h[22], h[18]
m=2 (2) h[18], h[22] (1)' h[21], h[17]
m=3 (3) h[19], h[23] (0)' h[20], h[16]
상기 <표 5>는 각 지연부(502,504)의 최하위 2비트를 제외했을 때 사용되는 필터계수값들의 위치를 나타낸 것이고, <표 6>은 롬어드레스 중에서 가장 많이 변하는 최하위 2비트들에 대응하는 필터계수값들에 관한 것이다. 여기서 최하위 2비트라 함은 제1지연부(502)로부터의 최종 2비트 지연출력인 x(n-L/2+2),x(n-L/2+1)과, 제2지연부(504)로부터의 최초 2비트 지연출력인 x(n-L/2), x(n-L/2-1)이다.
본 발명의 기본개념 및 6비트(L/2=12/2=6) 지연부(502,504)의 데이터가 어떻게 롬뱅크의 메모리어드레스로 분류되어 사용되는지에 대해 정리하면 다음의 <표 7>에 도시된 바와 같다. 이 <표 7>은 48탭 FIR필터를 예로들어 나타낸 것이다.
지연부데이터(6비트) 제1,2롬뱅크 어드레스(실제사용) 지연부데이터(상위4비트) 제3,4롬뱅크 어드레스(하위2비트) 지연부데이터(6비트) 제1,2롬뱅크 어드레스(사용안함) 지연부데이터(상위4비트) 제3,4롬뱅크 어드레스(하위2비트)
0(000000) #0(0000) 0000 00 32(100000) #8(1000) 1000 00
1(000001) 0000 01 33(100001) 1000 01
2(000010) 0000 10 34(100010) 1000 10
3(000011) 0000 11 35(100011) 1000 11
4(000100) #1(0001) 0001 00 36(100100) #9(1001) 1001 00
5(000101) 0001 01 37(100101) 1001 01
6(000110) 0001 10 38(100110) 1001 10
7(000111) 0001 11 39(100111) 1001 11
8(001000) #2(0010) 0010 00 40(101000) #10(1010) 1010 00
9(001001) 0010 01 41(101001) 1010 01
10(001010) 0010 10 42(101010) 1010 10
11(001011) 0010 11 43(101011) 1010 11
12(001100) #3(0011) 0011 00 44(101100) #11(1011) 1011 00
13(001101) 0011 01 45(101101) 1011 01
14(001110) 0011 10 46(101110) 1011 10
15(001111) 0011 11 47(101111) 1011 11
16(010000) #4(0100) 0100 00 48(110000) #12(1100) 1100 00
17(010001) 0100 01 49(110001) 1100 01
18(010010) 0100 10 50(110010) 1100 10
19(010011) 0100 11 51(110011) 1100 11
20(010100) #5(0101) 0101 00 52(110100) #13(1101) 1101 00
21(010101) 0101 01 53(110101) 1101 01
22(010110) 0101 10 54(110110) 1101 10
23(010111) 0101 11 55(110111) 1101 11
24(011000) #6(0110) 0110 00 56(111000) #14(1110) 1110 00
25(011001) 0110 01 57(111001) 1110 01
26(011010) 0110 10 58(111010) 1110 10
27(011011) 0110 11 59(111011) 1110 11
28(011100) #7(0111) 0111 00 60(111100) #15(1111) 1111 00
29(011101) 0111 01 61(111101) 1111 01
30(011110) 0111 10 62(111110) 1111 10
31(011111) 0111 11 63(111111) 1111 11
상기 <표 7>을 살펴보면, 64개의 6비트 지연부 데이터는 상위 4비트와 하위 2비트로 각각 나누어진다. 64개의 6비트 데이터중 하위 2비트를 제외한 상위 4비트의 데이터를 비교해보면 16개(#0∼#15)의 4비트 데이터로 그룹지어진다. 이렇게 그룹지어진 데이터의 값은 제1신호처리부(506)와 제2신호처리부(508)로 입력되어 각 제어신호(CONT10,CONT20)에 의해 배타적 논리합회로를 통과하여 최종적으로 3비트(000∼111)의 롬어드레스로서 생성된다. 즉 1000∼1111사이의 롬뱅크 저장값은 000∼111사이의 롬뱅크(510,512) 저장값들만을 갖고, 신호처리부(506,508,518,520)와 제어신호(CONT10,CONT20)에 의해 발생시키는 것이 가능한 것이다. 또한 각 지연부 64개의 6비트 데이터중 하위 2비트는 가장 빈번하게 변하지만 그 조합수가 단지 4개에 불과하기 때문에 이 성질을 이용하면 64개의 6비트 데이터를 16개의 4비트 데이터로, 또 다시 8개의 3비트 롬 용량만으로 구현이 가능하게 되는 것이다. 이들 하위 2비트는 제3롬뱅크(524)와 제4롬뱅크(526)의 어드레스로서 사용된다.
이제 본 발명의 동작원리를 하기의 수학식을 이용하여 설명한다. 이때의 동작은 m=0이고, 제1지연부(502)에 적용되는 경우를 예로하여 설명하고 있다.
필터출력(111111) = -h[0]-h[4]-h[8]-h[12]-h[16]-h[20]
= -{h[0]+h[4]+h[8]+h[12]} + {-h[16]-h[20]}
= -{제1롬뱅크출력[어드레스]} + {제3롬뱅크출력[어드레스]}
= -{제1롬뱅크출력[000]} + {제3롬뱅크출력[11]}
= 제3신호처리부(518) 출력
필터출력(001010) = h[0]+h[4]-h[8]+h[12]-h[16]+h[20]
= {h[0]+h[4]-h[8]+h[12]} + {-h[16]+h[20]}
= {제1롬뱅크출력[어드레스]} + {제3롬뱅크출력[어드레스]}
= {제1롬뱅크출력[010]} + {제3롬뱅크출력[10]}
= 제3신호처리부(518) 출력
위의 <수학식 1> 및 <수학식 2>에서 볼 수 있는 바와 같이 각각의 m의 값들에 대해 각각 64개의 메모리어드레스 조합은 8(2L/2-3=26-3=23)개의 용량을 가진 롬(510,512)과 4(22)개의 용량을 가진 롬(524,526)으로 구성할 수 있음을 알 수 있다. 따라서 총 롬용량 12개만으로도 64개의 롬용량을 대체할 수 있는 것이다.
하기의 <표 8> 및 <표 9>는 각각 48탭 FIR필터에서 m=0인 경우에 제1롬뱅크(510)와 제2롬뱅크(512)의 저장값 및 제3롬뱅크(524)와 제4롬뱅크(526)의 저장값을 나타낸다.
어드레스 저장값 어드레스 저장값
000 h[0]+h[4]+h[8]+h[12] 100 h[0]-h[4]+h[8]+h[12]
001 h[0]+h[4]+h[8]-h[12] 101 h[0]-h[4]+h[8]-h[12]
010 h[0]+h[4]-h[8]+h[12] 110 h[0]-h[4]-h[8]+h[12]
011 h[0]+h[4]-h[8]-h[12] 111 h[0]-h[4]-h[8]-h[12]
어드레스(2비트) 저장값
00 h[16]+h[20]
01 h[16]-h[20]
10 -h[16]+h[20]
11 -h[16]-h[20]
전술한 바와 같은 동작을 요약하면, 본 발명의 제1실시예에 따른 FIR필터는 1심볼구간동안 m배 오버샘플링된 신호가 입력될 시 2개의 지연라인을 통해 메모리 어드레스를 생성하고, 2개의 저장수단에 이미 저장되어 있는 필터출력값들중 상기 생성된 메모리어드레스에 대응하는 필터출력값을 선택하여 출력한다. 이에 따라 필터길이 L, 탭수 N, 오버샘플링비 m을 갖는 필터를 구현할 시 요구되는 메모리의 용량을 2L×m에서 (2L/2-3+ 22)×m으로 줄일 수 있었다.
지금까지 설명한 FIR필터는 도 5에 도시된 바와 같이 심볼레이트(CLK1)의 2배 클럭(CLK2)의 속도로 구현된 예로서, 이렇게 구현된 FIR필터의 경우에 요구되는 메모리의 용량을 현저하게 줄이는 방법에 대해 설명하고 있다. 한편 심볼레이트의 4배 이상의 클럭속도를 사용하여 FIR필터를 구현하는 경우에도 요구되는 메모리의 용량을 감소시킬 수 있는 FIR필터 및 필터링 방법도 고려해 볼 필요가 있다. 하기의 도 6과 도 7은 이러한 원리에 따라 구현된 FIR필터의 구성을 보여주는 도면이다. 즉, 도 6 및 도 7은 심볼레이트의 4배 클럭(CLK3)을 사용하는 FIR필터의 구성을 보여주는 도면으로, 이들에 도시된 FIR필터는 FIR필터의 구현시 요구되는 메모리의 용량을 도 5에 도시된 FIR필터보다 더욱 현저하게 줄일 수 있는 방법을 제공한다. 하기에서 도 6 및 도 7에 도시된 FIR필터의 기본 원리에 대해서는 도 5에 도시된 FIR필터와 동일하기 때문에 중복하여 설명하지 않음에 유의하여야 한다.
제2실시예
도 6은 본 발명의 제2실시예에 따른 FIR필터의 구성을 보여주는 도면이고, 도 9은 도 6에 도시된 제1신호처리부(608)의 구체적인 구성을 보여주는 도면이고, 도 12는 상기 제2실시예에 따른 FIR필터의 동작타이밍을 보여주는 도면이다.
도 6에 도시된 FIR필터는 도 5에 도시된 FIR필터와는 달리 심볼레이트(CLK1)의 4배 클럭(CLK3)을 사용하고 있으며, 이 클럭(CLK3)을 사용하여 각 롬뱅크에 공급되는 어드레스들을 멀티플렉싱하는 방법을 사용하고 있다. 또한 도 5에서 사용된 바와 같이 분리된 롬뱅크를 사용하지 않고 연결된 어드레스를 갖는 메모리로서의 룩업테이블(610)을 구성함으로써 도 5에서는 요구되었던 멀티플렉서들(514,516)들에 대한 필요성을 제거시켰다. 이에 따라 전체적인 하드웨어의 크기를 줄일 수 있도록 하고 있다.
도 9를 참조하면, 어드레스들을 심볼레이트의 4배 클럭(CLK3)을 사용하여 멀티플렉싱하는 것과 어드레스들을 발생시키기 위해 외부의 모듈로-3 카운터(606)의출력값을 사용하는 것 이외에는 도 5의 제1신호처리부(506) 및 제2신호처리부(508)의 구현방식과 동일한 구조를 가지고 있음을 알 수 있다. 또한 도 6의 제2신호처리부(612)도 도 5의 제3신호처리부(518) 및 제4신호처리부(520)와 같은 기능을 수행하도록 구현된다. 한편 본 발명의 제2실시예에서는 롬뱅크(618) 한 개만을 가지고 도 5의 제3롬뱅크(524)와 제4롬뱅크(526)를 대체할 수 있도록 하기 위해, 멀티플렉서(MUX2)(622)를 구비시킨다. 이 멀티플렉서(MUX2)(622)는 4배 클럭(CLK3)에 따라 롬뱅크(618)의 출력데이터를 선택하는 동작을 수행한다.
도 6에서 제1지연부(602)는 일련의 L/2개의 지연소자[x(n)∼x(n-L/2+1)]가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트(CLK1)에 따라 순차적으로 지연시켜 출력한다. 제2지연부(604)는 상기 제1지연부(602)의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트(CLK1)에 따라 상기 제1지연부(602)로부터의 지연출력을 순차적으로 지연시켜 출력한다. 카운터(606)는 상기 심볼레이트의 2배 클럭(CLK2)을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호(OUT)와 역카운팅결과를 나타내는 제2출력신호( )를 출력한다.
제1멀티플렉서(MUX1)(620)는 상기 제1지연부(602)의 최종 2비트 지연출력[x(n-L/2+2),x(n-L/2+1)]과 상기 제2지연부(604)의 최초 2비트 지연출력[x(n-L/2), x(n-L/2-1)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 출력한다. 롬뱅크(618)는 각각이 상기 제1멀티플렉서(MUX1)(620)의 출력에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들(ROM #0∼#3)로 이루어진다. 이때 롬뱅크(618)의 각 롬들은 22의 용량을 갖는다. 제2멀티플렉서(MUX2)(622)는 상기 롬뱅크(618)로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 출력한다.
도 9에서, 2:1 MUX는 제1지연부(602)의 최초 지연출력[x(n)]과 제2지연부(604)의 최종 지연출력[x(n-L+1)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 그 멀티플렉싱 결과를 제어신호(CONT30)로서 출력한다. 또한 도 9에는 다수의 멀티플렉서들이 도시되어 있는데, 이때 초기의 멀티플렉서는 제1출력신호(OUT)와 제2출력신호( )를 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 이 멀티플렉싱 결과를 2비트의 어드레스의 최상위 비트값(MSB)으로 생성한다. 그리고 나머지의 멀티플렉서들은 제1지연부(602)의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들[x(n-1)∼x(n-L/2+3)]과 이들 출력들에 대해 대칭관계에 있는 제2지연부(604)의 지연출력들[x(n-L+2)∼x(n-L/2+2)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 각각 멀티플렉싱하여 출력한다. 상기 다수의 멀티플렉서의 후단에는 다수의 배타적 논리합회로가 연결되는데, 이 다수의 배타적 논리합회로는 다수의 멀티플렉서중에서 최상위 비트값(MSB)을 생성하는 멀티플렉서를 제외한 나머지 멀티플렉서들의 각 출력과 제어신호(CONT30)를 배타적 논리합연산하여 이들 출력을 어드레스의 최상위 비트값에 연결되는 (L/2-3)비트의 각 비트값으로 출력한다. 결과적으로 제1신호처리부(608)는 2비트의 최상위 비트값(MSB)과 (L/2-3)비트값을 제공받아 (L/2-1)비트의 어드레스를 생성하는 동작을 수행하는 것이다.
도 6에서, 룩업테이블(610)은 2(L/2-1)의 용량을 가지는 것으로 탭수(N)에 따른 필터출력값들을 저장하고 있으며, 제1신호처리부(608)에 의해 생성되는 (L/2-1)비트의 어드레스에 의해 억세스되는 필터출력값을 출력하게 된다. 제2신호처리부(612)는 룩업테이블(610)로부터 출력되는 필터출력값들을 제어신호(CONT30)에 따라 선택적으로 2의 보수화처리를 행한다. 제2신호처리부(612)는 제어신호(CONT30)가 "하이"레벨인 경우에는 룩업테이블(610)로부터 출력되는 필터출력값을 2의 보수화처리하여 출력하고, 상기 제어신호(CONT30)가 "로우"레벨인 경우에는 룩업테이블(610)로부터 출력되는 필터출력값을 직접 출력하게 된다. 또한 상기 제2신호처리부(612)는 상기 룩업테이블(610)로부터 출력된 후 처리된 필터출력값과 제2멀티플렉서(MUX2)(622)로부터 인가된 필터출력값을 합하여 출력한다. 상기 제2신호처리부(612)로부터의 출력은 레지스터(614)로 인가되어 일시적으로 저장되게 된다. 그리고 가산기(616)는 상기 레지스터(614)에 의해 일시적으로 저장된 필터출력값과 제2신호처리부(612)에 의해 처리된 필터출력값을 가산하여 필터 출력데이터(FO)로서 출력한다.
전술한 바와 같은 본 발명의 제2실시예에 따른 FIR필터는 2L/2-1의 용량을 가지는 룩업테이블과 22의 용량을 가지는 롬뱅크만이 요구되며, 이들의 동작은 심볼레이트의 4배 클럭(CLK3)에 의해 제어된다. 그러므로 도 5에 도시된 FIR필터에서 요구되는 메모리의 용량에 비해 그 요구되는 메모리의 용량이 절반으로 줄어들었음을 알 수 있다. 또한 도 5에 도시된 FIR필터의 경우에는 멀티플렉서들(514,516,528, 530)이 요구되지만 이러한 멀티플렉서들도 요구되지 않음을 알 수 있다. 결과적으로 본 발명의 제2실시예에 따른 FIR필터는 본 발명의 제1실시예에 따른 FIR필터에 비해 감소된 용량의 메모리와 간단화된 구성을 가지면서도 동일한 필터링 효과를 제공한다.
제3실시예
도 7은 본 발명의 제3실시예에 따른 FIR필터의 구성을 보여주는 도면이고, 도 10은 도 7에 도시된 제1신호처리부(708)의 구체적인 구성을 보여주는 도면이고, 도 13은 상기 제3실시예에 따른 FIR필터의 동작타이밍을 보여주는 도면이다.
도 7은 도 5에 도시된 FIR필터와 유사한 구조를 가지고 있음을 알 수 있다. 본 발명의 제3실시예에 따른 FIR필터는 2개의 롬뱅크(722,712)와 두 개의 멀티플렉서(726,714)를 사용하고 있으며, 심볼레이트의 4배 클럭(CLK3)을 사용하여 롬뱅크(712)로 입력되는 어드레스들을 발생시키는 제1신호처리부(708)와 모듈로-3 카운터(706)의 출력값들을 멀티플렉싱하도록 하고 있다. 즉, 본 발명의 제3실시예에 따른 FIR필터는 도 5에 도시된 FIR필터와 유사한 구조를 가지면서도 도 6과 같은 메모리 용량을 갖도록 구현되는 것이다. 또한 도 6에서와 마찬가지로 롬뱅크(722)의 출력데이터값들은 4배 클럭(CLK3)에 의해 제어되는 제2멀티플렉서(726)에 의해 선택된다. 이 롬뱅크(722)의 입력어드레스들은 각 지연부(702,704)의 하위 2비트들[x(n-L/2+2),x(n-L/2+1)][x(n-L/2),x(n-L/2-1)]에 의해 구성되며, 이 어드레스들 또한 심볼레이트의 4배 클럭(CLK3)에 의해 제어되는 2:1 멀티플렉서(724)에 의해 멀티플렉싱된다.
도 7에서, 제1지연부(702)는 일련의 L/2개의 지연소자[x(n)∼x(n-L/2+1)]가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 심볼레이트(CLK1)에 따라 순차적으로 지연시켜 출력한다. 제2지연부(704)는 제1지연부(702)의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자[x(n-L/2)∼x(n-L+1)]로 이루어지며 각 지연소자는 상기 심볼레이트(CLK1)에 따라 제1지연부(702)로부터의 지연출력을 순차적으로 지연시켜 출력한다. 카운터(706)는 상기 심볼레이트의 2배 클럭(CLK2)을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호(OUT)와 역카운팅결과를 나타내는 제2출력신호( )를 출력한다.
제1멀티플렉서(MUX1)(620)는 상기 제1지연부(602)의 최종 2비트 지연출력[x(n-L/2+2),x(n-L/2+1)]과 상기 제2지연부(604)의 최초 2비트 지연출력[x(n-L/2), x(n-L/2-1)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 출력한다. 롬뱅크(722)는 각각이 상기 제1멀티플렉서(MUX1)(620)의 출력에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들(ROM #0∼#3)로 이루어진다. 이때 롬뱅크(722)의 각 롬들은 22의 용량을 갖는다. 제2멀티플렉서(MUX2)(622)는 상기 롬뱅크(722)로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 출력한다.
도 10에서, 2:1 MUX는 제1지연부(702)의 최초 지연출력[x(n)]과 제2지연부(704)의 최종 지연출력[x(n-L+1)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 그 멀티플렉싱 결과를 제어신호(CONT40)로서 출력한다. 또한 도 10에는 다수의 멀티플렉서들이 도시되어 있는데, 각 멀티플렉서들은 제1지연부(702)의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들[x(n-1)∼x(n-L/2+3)]과 이들 출력들에 대해 대칭관계에 있는 제2지연부(604)의 지연출력들[x(n-L+2)∼x(n-L/2-2)]을 상기 심볼레이트의 4배 클럭(CLK3)에 따라 각각 멀티플렉싱하여 출력한다. 그리고 상기 다수의 멀티플렉서의 후단에는 다수의 배타적 논리합회로가 연결되는데, 이 다수의 배타적 논리합회로는 다수의 멀티플렉서들의 각 출력과 제어신호(CONT40)를 배타적 논리합연산하여 이들 출력을 (L/2-3)비트의 어드레스로서 출력한다. 결과적으로 제1신호처리부(708)는 (L/2-3)비트의 어드레스를 생성하는 것이다.
도 7에서, 제3멀티플렉서(MUX3)(710)는 제1출력신호(OUT)와 제2출력신호( )를 상기 심볼레이트의 4배 클럭(CLK3)에 따라 멀티플렉싱하여 출력한다. 제2롬뱅크(712)는 각각이 소정 탭수(N)에 따른 필터출력값들을 저장하고 있는 다수의 롬들(ROM #0∼#3)로 이루어지며, 도 10에 도시된 다수의 배타적 논리합회로에 의해 생성되는 (L/2-3)비트의 어드레스에 의해 억세스되는 필터출력값을 출력한다. 상기 제2롬뱅크(712)의 각 롬들은 2(L/2-3)의 용량을 갖는다. 멀티플렉서(MUX4)(714)는 제2롬뱅크(712)의 각 롬들로부터 출력되는 필터출력값들을 제3멀티플렉서(710)의 출력에 따라 멀티플렉싱하여 출력한다. 제2신호처리부(716)는 멀티플렉서(MUX4)(714)로부터 출력되는 필터출력값들을 제어신호(CONT40)에 따라 2의 보수화처리하여 출력하거나 직접 출력한다. 상기 제2신호처리부(716)는 제어신호(CONT40)가 "하이"레벨인 경우에는 멀티플렉서(MUX4)(714)로부터 출력되는 필터출력값을 2의 보수화처리하여 출력하고, 상기 제어신호(CONT40)가 "로우"레벨인 경우에는 멀티플렉서(MUX4)(714)로부터 출력되는 필터출력값을 직접 출력하게 된다. 이렇게 처리된 필터출력값은 제2멀티플렉서(MUX)(726)로부터의 필터출력값과 합해진 후 레지스터(718) 및 가산기(720)로 인가된다. 상기 제2신호처리부(716)로부터의 출력은 레지스터(718)로 인가되어 일시적으로 저장되게 된다. 그리고 가산기(720)는 상기 레지스터(718)에 의해 일시적으로 저장된 필터출력값과 제2신호처리부(716)에 의해 처리된 필터출력값을 가산하여 필터 출력데이터(FO)로서 출력한다.
전술한 바와 같은 본 발명의 제2실시예에 따른 FIR필터는 2L/2-3의 용량을 가지는 롬뱅크와 22의 용량을 가지는 롬뱅크만이 요구되며, 이들의 동작은 심볼레이트의 4배 클럭(CLK3)에 의해 제어된다. 그러므로 도 5에 도시된 FIR필터에서 요구되는 메모리의 용량에 비해 그 요구되는 메모리의 용량을 절반으로 줄일 수 있다. 또한 도 5에 도시된 FIR필터의 경우에는 멀티플렉서들(514,516,528, 530)이 요구되지만 이러한 멀티플렉서들도 요구되지 않음을 알 수 있다. 결과적으로 본 발명의 제3실시예에 따른 FIR필터는 본 발명의 제1실시예에 따른 FIR필터에 비해 감소된 용량의 메모리와 간단화된 구성을 가지면서도 동일한 필터링 효과를 제공한다.
상술한 바와 같이 본 발명은 탭드지연라인방식과 룩업테이블방식을 혼용하여 FIR필터를 구현하는 경우에 2개의 지연라인 각각이 2개 또는 4개의 저장수단에 저장되어 있는 필터출력값을 억세스하기 위한 2개의 메모리 어드레스를 생성할 수 있도록 한다. 이에 따라 요구되는 메모리의 용량을 더 줄일 수 있으며, 또한 FIR필터의 구현에 요구되는 구성요소들의 수를 더 줄일 수 있는 이점이 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (36)

  1. 유한장 임펄스응답 필터에 있어서,
    일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와,
    상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와,
    소정 탭수에 따른 필터출력값들을 저장하고 있는 다수의 롬들로 이루어지는 제1롬뱅크 및 제2롬뱅크와,
    상기 제1지연부의 최종 2비트 지연출력들에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제3롬뱅크와,
    상기 제2지연부의 최초 2비트 지연출력들에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제4롬뱅크와,
    상기 제1지연부의 최종 2비트 지연출력을 제외한 나머지 (L/2-2)비트의 지연출력들을 이용하여 상기 제1롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중 어느 한 필터출력값을 어드레싱하기 위한 제1어드레스를 생성하는 제1어드레스 생성부와,
    상기 제2지연부의 최초 2비트 지연출력을 제외한 나머지 (L/2-2)비트의 지연출력들을 이용하여 상기 제2롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중 어느 한 필터출력값을 어드레싱하기 위한 제2어드레스를 생성하는 제2어드레스 생성부와,
    상기 제1롬뱅크 및 상기 제3롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 오버샘플링레이트/2배 클럭에 따라 순차적으로 멀티플렉싱하여 출력하는 제1멀티플렉서 및 제3멀티플렉서와,
    상기 제2롬뱅크 및 상기 제4롬뱅크로부터 출력되는 필터출력값을 상기 제1멀티플렉서 및 상기 제3멀티플렉서에 의한 멀티플렉싱순서에 대해 반대로 순차적으로 멀티플렉싱하여 출력하는 제2멀티플렉서 및 제4멀티플렉서와,
    상기 제1멀티플렉서와 상기 제3멀티플렉서로부터 출력되는 필터출력값들을 직접 출력하거나 2의 보수화처리하여 출력하는 제1필터출력값 처리부와,
    상기 제2멀티플렉서와 상기 제4멀티플렉서로부터 출력되는 필터출력값들을 직접 출력하거나 2의 보수화처리하여 출력하는 제2필터출력값 처리부와,
    상기 제1필터출력값 처리부 및 상기 제2필터출력값 처리부로부터 출력되는 필터출력값들을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어짐을 특징으로 하는 유한장 임펄스응답 필터.
  2. 제1항에 있어서, 상기 제1롬뱅크 및 상기 제2롬뱅크의 각 롬들은 2(L/2-3)의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  3. 제2항에 있어서, 상기 제3롬뱅크 및 상기 제4롬뱅크의 각 롬들은 22의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  4. 제1항에 있어서, 상기 제1어드레스 생성부는, 상기 제1지연부의 최종 2비트 지연출력을 제외한 나머지 (L/2-2)비트의 지연출력들을 입력으로 하여 이 입력된 (L/2-2)비트 지연출력들중의 최상위 비트값에 따라 나머지 (L/2-3)비트의 지연출력들을 상기 제1어드레스로서 직접 생성하거나 1의 보수화처리하여 이 처리된 결과를 상기 제1어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  5. 제4항에 있어서, 상기 제1어드레스 생성부는, 상기 최상위 비트값이 2(L/2-3)보다 큰 경우에 상기 (L/2-3)비트의 지연출력들에 대해 1의 보수화처리를 행한 후 이 처리결과를 상기 제1어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  6. 제4항에 있어서, 상기 제1어드레스 생성부는, 상기 제1지연부의 최종 2비트 지연출력들을 제외한 나머지 (L/2-2)비트 지연출력들중의 최상위 비트값을 하나의 공통입력으로 하고 나머지 지연단계의 비트값들을 각각 다른 입력으로 하는 다수의 배타적 논리합회로로 이루어지며, 이 다수의 배타적 논리합회로에 의한 연산결과를 상기 제1어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  7. 제1항에 있어서, 상기 제2어드레스 생성부는, 상기 제2지연부의 최초 2비트 지연출력들을 제외한 나머지 (L/2-2)비트의 지연출력들을 입력으로 하여 이 입력된 (L/2-2)비트의 지연출력들중 최하위 비트값에 따라 나머지 (L/2-3)비트의 지연출력들을 직접 상기 제2어드레스로서 생성하거나 1의 보수화처리하여 이 처리된 결과를 상기 제2어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  8. 제7항에 있어서, 상기 제2어드레스 생성부는, 상기 최하위 비트의 값이 2(L/2-3)보다 큰 경우에 상기 (L/2-3)비트의 지연출력들에 대해 1의 보수화처리를 행한 후 이 처리결과를 상기 제2어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  9. 제7항에 있어서, 상기 제2어드레스 생성부는, 상기 제2지연부의 최초 2비트 지연출력들을 제외한 나머지 (L/2-2)비트의 지연출력들중 최하위 비트값을 하나의 공통입력으로 하고 나머지 지연단계의 비트값들을 각각 다른 입력으로 하는 다수의 배타적 논리합회로로 이루어지며, 이 다수의 배타적 논리합회로에 의한 연산결과를 상기 제2어드레스로서 생성하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  10. 제4항에 있어서, 상기 제1필터출력값 처리부는, 상기 최상위 비트값이 2(L/2-3)보다 큰 경우에 상기 제1멀티플렉서로부터의 필터출력값을 2의 보수화처리한 후 상기 제3멀티플렉서로부터의 필터출력값과 함께 출력하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  11. 제4항에 있어서, 상기 제2필터출력값 처리부는, 상기 최하위 비트값이 2(L/2-3)보다 큰 경우에 상기 제2멀티플렉서로부터의 필터출력값을 2의 보수화처리한 후 상기 제4멀티플렉서로부터의 필터출력값과 함께 출력하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  12. 제1항 내지 제11항중의 어느 한 항에 있어서, 상기 심볼레이트의 2배 클럭을 입력하여 카운트한 후 그 카운트결과를 상기 심볼레이트의 오버샘플링레이트/2배에 해당하는 클럭으로 생성하여 상기 제1멀티플렉서 및 상기 제3멀티플렉서로 인가하고, 그 역카운트결과에 따른 클럭을 상기 제3멀티플렉서 및 상기 제4멀티플렉서로 인가하는 카운터를 더 구비함을 특징으로 하는 유한장 임펄스응답 필터.
  13. 유한장 임펄스응답 필터에 있어서,
    일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와,
    상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와,
    상기 심볼레이트의 2배 클럭을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호와 역카운팅결과를 나타내는 제2출력신호를 출력하는 카운터와,
    상기 제1지연부의 최종 2비트 지연출력과 상기 제2지연부의 최초 2비트 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제1멀티플렉서와,
    각각이 상기 제1멀티플렉서의 출력에 의해 정해질 수 있는 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 롬뱅크와,
    상기 롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서와,
    상기 제1지연부의 최초 지연출력과 상기 제2지연부의 최종 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 제어신호로서 출력하는 제3멀티플렉서와,
    상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 이 멀티플렉싱 결과를 2비트의 어드레스 최상위 비트값으로 생성하고 상기 제1지연부의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들과 이들 출력들에 대해 대칭관계에 있는 상기 제2지연부의 지연출력들을 상기 심볼레이트의 4배 클럭에 따라 각각 멀티플렉싱하여 출력하는 다수의 멀티플렉서와,
    상기 다수의 멀티플렉서중에서 상기 어드레스의 최상위 비트값을 생성하는 멀티플렉서를 제외한 나머지 멀티플렉서들의 각 출력과 상기 제어신호를 배타적 논리합연산하여 이들 출력을 상기 어드레스의 최상위 비트값에 연결되는 (L/2-3)비트의 각 비트값으로 출력하는 다수의 배타적 논리합회로와,
    소정 탭수에 따른 필터출력값들을 저장하고 있으며 상기 다수의 멀티플렉서의 초기 멀티플렉서에 의해 생성되는 최상위 비트값과 상기 다수의 배타적 논리합회로에 의해 생성되는 나머지 (L/2-3)비트값들에 의해 결정되는 (L/2-1)비트의 어드레스에 의해 억세스되는 필터출력값을 출력하는 룩업테이블과,
    상기 룩업테이블 및 상기 제2멀티플렉서로부터 출력되는 필터출력값들을 상기 제어신호에 따라 2의 보수화처리하여 출력하거나 직접 출력하는 필터출력값 처리부와,
    상기 필터출력값 처리부의 출력을 일시적으로 저장하는 레지스터와,
    상기 레지스터에 의해 일시적으로 저장된 필터출력값과 상기 필터출력값 처리부에 의해 처리된 필터출력값을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어짐을 특징으로 하는 유한장 임펄스응답 필터.
  14. 제13항에 있어서, 상기 룩업테이블은 2(L/2-1)의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  15. 제13항에 있어서, 상기 롬뱅크의 각 롬들은 22의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  16. 제13항에 있어서, 상기 필터출력값 처리부는, 상기 제어신호가 "하이"레벨인 경우에는 상기 룩업테이블로부터 출력되는 필터출력값을 2의 보수화처리하여 출력하고 상기 제어신호가 "로우"레벨인 경우에는 상기 룩업테이블로부터 출력되는 필터출력값을 직접 출력하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  17. 유한장 임펄스응답 필터에 있어서,
    일련의 L/2개의 지연소자가 접속되어 이루어지며 각 지연소자는 입력되는 데이터를 소정 심볼레이트에 따라 순차적으로 지연시켜 출력하는 제1지연부와,
    상기 제1지연부의 각 지연소자에 대해 대칭관계에 있는 일련의 L/2개의 지연소자로 이루어지며 각 지연소자는 상기 심볼레이트에 따라 상기 제1지연부로부터의 지연출력을 순차적으로 지연시켜 출력하는 제2지연부와,
    상기 심볼레이트의 2배 클럭을 카운팅하고 그 카운팅결과를 나타내는 제1출력신호와 역카운팅결과를 나타내는 제2출력신호를 출력하는 카운터와,
    상기 제1지연부의 최종 2비트 지연출력과 상기 제2지연부의 최초 2비트 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제1멀티플렉서와,
    각각이 상기 제1멀티플렉서의 출력에 의해 정해질 수 있은 어드레스에 대응하는 필터출력값들을 저장하고 있는 롬들로 이루어지는 제1롬뱅크와,
    상기 제1롬뱅크로부터 출력되는 필터출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제2멀티플렉서와,
    상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 제3멀티플렉서와,
    상기 제1지연부의 최초 지연출력과 상기 제2지연부의 최종 지연출력을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 제어신호로서 출력하는 제4멀티플렉서와,
    상기 제1지연부의 최초 지연출력을 제외한 나머지 (L/2-3)비트의 지연출력들과 이들 출력들에 대해 대칭관계에 있는 상기 제2지연부의 지연출력들을 상기 심볼레이트의 4배 클럭에 따라 각각 멀티플렉싱하여 출력하는 다수의 멀티플렉서와,
    상기 다수의 멀티플렉서의 각 출력과 상기 제어신호를 배타적 논리합연산하여 이들 출력을 어드레스로서 출력하는 다수의 배타적 논리합회로와,
    각각이 소정 탭수에 따른 필터출력값들을 저장하고 있는 다수의 롬들로 이루어지며 상기 다수의 배타적 논리합회로에 의해 생성되는 어드레스에 의해 억세스되는 필터출력값을 출력하는 제2롬뱅크와,
    상기 제2롬뱅크의 각 롬들로부터 출력되는 필터출력값들을 상기 제3멀티플렉서의 출력에 따라 멀티플렉싱하여 출력하는 제5멀티플렉서와,
    상기 제2멀티플렉서 및 상기 제5멀티플렉서로부터 출력되는 필터출력값들을 상기 제어신호에 따라 2의 보수화처리하여 출력하거나 직접 출력하는 필터출력값 처리부와,
    상기 필터출력값 처리부의 출력을 일시적으로 저장하는 레지스터와,
    상기 레지스터에 의해 일시적으로 저장된 필터출력값과 상기 필터출력값 처리부에 의해 처리된 필터출력값을 가산하여 필터 출력데이터로서 출력하는 가산기를 적어도 포함하여 이루어짐을 특징으로 하는 유한장 임펄스응답 필터.
  18. 제17항에 있어서, 상기 제1롬뱅크의 각 롬들은 22의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  19. 제17항에 있어서, 상기 제2롬뱅크의 각 롬들은 2(L/2-3)의 용량을 가지는 것을 특징으로 하는 유한장 임펄스응답 필터.
  20. 제17항에 있어서, 상기 다수의 배타적 논리합회로는 (L/2-3)개의 배타적 논리합회로들로 이루어지며, 각 배타적 논리합회로의 출력을 상기 제2롬뱅크의 각 롬들에 저장되는 있는 필터출력값을 억세스하기 위한 (L/2-3)비트의 어드레스로서 생성하여 출력하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  21. 제17항에 있어서, 상기 필터출력값 처리부는, 상기 제어신호가 "하이"레벨인 경우에는 상기 룩업테이블로부터 출력되는 필터출력값을 2의 보수화처리하여 출력하고 상기 제어신호가 "로우"레벨인 경우에는 상기 룩업테이블로부터 출력되는 필터출력값을 직접 출력하는 것을 특징으로 하는 유한장 임펄스응답 필터.
  22. 소정 탭수에 따른 필터출력값을 저장하고 있는 다수의 롬들로 이루어지는 제1롬뱅크 내지 제4롬뱅크와, 임펄스형태의 입력데이터를 소정 심볼레이트에 따라 순차적으로 L/2단계 지연시켜 출력하는 제1지연부와, 상기 제1지연부로부터의 최종 지연출력을 순차적으로 L/2단계 지연시켜 출력하는 제2지연부를 적어도 포함하는 유한장 임펄스응답 필터의 필터링방법에 있어서,
    상기 제1지연부에 의한 최초 지연출력값 이후의 (L/2-3)비트 지연출력값들을 상기 제1지연부에 의한 최초 지연출력값에 따라 직접 또는 1의 보수화처리하여 이를 제1어드레스로서 생성하고 상기 제1롬뱅크에 저장되어 있는 필터출력값들중 이 생성된 제1어드레스에 대응하는 필터출력값을 억세스하는 (a)과정과,
    상기 제2지연부의 최초 2비트 지연출력값 이후의 (L/2-3)비트 지연출력값들을 상기 제2지연부에 의한 최종 지연출력값에 따라 직접 또는 1의 보수화처리하여 이를 제2어드레스로서 생성하고 상기 제2롬뱅크에 저장되어 있는 필터출력값들중 이 생성된 제2어드레스에 대응하는 필터출력값을 억세스하는 (b)과정과,
    상기 제1지연부에 의한 최종 2비트 지연출력값을 제3어드레스로서 생성하여 상기 제2롬뱅크에 저장되어 있는 필터출력값을 억세스하는 (c)과정과,
    상기 제2지연부에 의한 최초 2비트 지연출력값을 제4어드레스로서 생성하여 상기 제4롬뱅크에 저장되어 있는 필터출력값을 억세스하는 (d)과정과,
    상기 (a)과정 및 상기 (c)과정에서 억세스된 필터출력값들을 상기 심볼레이트의 오버샘플링레이트/2배 클럭에 따라 멀티플렉싱하여 출력하는 (e)과정과,
    상기 (b)과정 및 상기 (d)과정에서 억세스된 필터출력값들을 상기 (e)과정에서의 멀티플렉싱 순서와 반대의 순서로 멀티플렉싱하여 출력하는 (f)과정과,
    상기 (e)과정에서 출력된 필터출력값들을 상기 제1지연부에 의한 최초 지연출력값에 따라 직접 또는 2의 보수화처리하여 출력하는 (g)과정과,
    상기 (f)과정에서 출력된 필터출력값들을 상기 제2지연부에 의한 최종 지연출력값에 따라 직접 또는 2의 보수화처리하여 출력하는 (h)과정과,
    상기 (g)과정과 상기 (h)과정에서 출력된 필터출력값들을 가산하여 그 가산결과를 필터 출력데이터로서 출력하는 (i)과정으로 이루어짐을 특징으로 하는 필터링방법.
  23. 제22항에 있어서, 상기 제1롬뱅크 및 상기 제2롬뱅크의 각 롬들은 2(L/2-3)의 용량을 가지며, (L/2-3)비트의 상기 제1어드레스 및 상기 제2어드레스에 의해 억세스되는 필터출력값을 출력하는 것을 특징으로 하는 필터링방법.
  24. 제22항에 있어서, 상기 제3롬뱅크 및 상기 제4롬뱅크의 각 롬들은 22의 용량을 가지며, 2비트의 상기 제3어드레스 및 상기 제4어드레스에 의해 억세스되는 필터출력값을 출력하는 것을 특징으로 하는 필터링방법.
  25. 제23항 또는 제24항에 있어서, 상기 (a)과정에서, 상기 제1지연부에 의한 최초 지연출력값이 "하이"레벨인 경우에는 상기 제1지연부에 의한 최초 지연출력값 이후의 (L/2-3)비트 지연출력값들을 1의 보수화처리하여 이를 상기 제1어드레스로서 생성하고, 상기 제1지연부에 의한 최초 지연출력값이 "로우"레벨인 경우에는 상기 제1지연부에 의한 최초 지연출력값 이후의 (L/2-3)비트 지연출력값들을 직접 상기 제1어드레스로서 생성하는 것을 특징으로 하는 필터링방법.
  26. 제23항 또는 제24항에 있어서, 상기 (b)과정에서, 상기 제2지연부에 의한 최종 지연출력값이 "하이"레벨인 경우에는 상기 제2지연부의 최초 2비트 지연출력값 이후의 (L/2-3)비트 지연출력값들을 1의 보수화처리하여 이를 상기 제2어드레스로서 생성하고, 상기 제2지연부에 의한 최종 지연출력값이 "로우"레벨인 경우에는 상기 제2지연부의 최초 2비트 지연출력값 이후의 (L/2-3)비트 지연출력값들을 직접 상기 제2어드레스로서 생성하는 것을 특징으로 하는 필터링방법.
  27. 제25항에 있어서, 상기 제1지연부에 의한 최초 지연출력값이 "하이"레벨인 경우에는 상기 (e)과정에서 출력된 필터출력값들을 2의 보수화처리하여 출력하고 "로우"레벨인 경우에는 직접 출력하는 것을 특징으로 하는 필터링방법.
  28. 제26항에 있어서, 상기 제2지연부에 의한 최종 지연출력값이 "하이"레벨인 경우에는 상기 (f)과정에서 출력된 필터출력값들을 "2"의 보수화처리하여 출력하고 "로우"레벨인 경우에는 직접 출력하는 것을 특징으로 하는 필터링방법.
  29. 소정 탭수에 따른 필터출력값을 저장하고 있는 룩업테이블 및 롬뱅크와, L/2개의 지연소자들로 이루어지며 임펄스형태의 입력데이터를 소정 심볼레이트에 따라 순차적으로 L/2단계 지연시켜 출력하는 제1지연부와, 상기 제1지연부의 각 지연소자들에 대응하는 L/2개의 지연소자들로 이루어지며 상기 제1지연부로부터의 최종 지연출력을 순차적으로 L/2단계 지연시켜 출력하는 제2지연부를 적어도 포함하는 유한장 임펄스응답 필터의 필터링방법에 있어서,
    상기 제1지연부에 의한 최초 지연출력값과 상기 제2지연부에 의한 최종 지연출력값을 상기 심볼레이트의 4배클럭에 따라 멀티플렉싱하여 출력하는 (a)과정과,
    상기 심볼레이트의 2배 클럭을 소정 오버샘플링레이트에 따라 카운팅하여 그 카운팅결과를 나타내는 제1출력신호와 상기 카운팅결과의 역순을 나타내는 제2출력신호를 출력하는 (b)과정과,
    상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라멀티플렉싱하여 이 멀티플렉싱 결과를 2비트의 제1어드레스의 최상위 비트값으로 생성하는 (c)과정과,
    상기 제1지연부에 의한 최초 지연출력값 이후의 (L/2-3)비트 지연출력값들과 이 각 지연출력값들에 대응하는 상기 제2지연부의 최초 2비트 지연출력값 이후의 (L/2-3)비트 지연출력값들을 각각 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 이 멀티플렉싱 결과를 상기 제1어드레스의 나머지 비트값으로 생성하는 (d)과정과,
    상기 룩업테이블에 저장되어 있는 필터출력값들중에서 상기 (c)과정 및 상기 (d)과정에서 생성된 (L/2-1)비트의 상기 제1어드레스에 대응하는 필터출력값을 억세스하는 (e)과정과,
    상기 제1지연부에 의한 최종 2비트 지연출력값과 상기 제2지연부의 최초 2비트 지연출력값을 상기 심볼레이트의 4배클럭에 따라 멀티플렉싱하여 이 멀티플렉싱 결과를 제2어드레스로서 생성하는 (f)과정과,
    상기 롬뱅크에 저장되어 있는 필터출력값들중에서 상기 제2어드레스에 대응하는 필터출력값을 억세스하는 (g)과정과,
    상기 (g)과정에서 억세스된 필터출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 (h)과정과,
    상기 (h)과정에서 출력된 필터출력값들을 상기 (a)과정에서 생성된 신호에 따라 직접 출력하거나 2의 보수화처리한 후 출력하여 상기 (e)과정에서 출력된 필터출력값과 합하여 출력하여 (i)과정과,
    상기 (i)과정에서 출력된 필터출력값들을 일시적으로 저장하는 (j)과정과,
    상기 (i)과정에서 출력된 필터출력값들과 상기 (j)과정에서 일시적으로 저장된 필터출력값들을 가산하여 그 가산결과를 필터 출력데이터로서 출력하는 (k)과정으로 이루어짐을 특징으로 하는 필터링방법.
  30. 제29항에 있어서, 상기 룩업테이블은 2(L/2-1)의 용량을 가지는 것을 특징으로 하는 필터링방법.
  31. 제29항에 있어서, 상기 롬뱅크의 각 롬들은 22의 용량을 가지는 것을 특징으로 하는 필터링방법.
  32. 제29항에 있어서, 상기 (a)과정에서 생성된 신호가 "하이"레벨인 경우에는 상기 (h)과정에서 출력된 필터출력값들을 2의 보수화처리하여 출력하고, "로우"레벨인 경우에는 상기 (h)과정에서 출력된 필터출력값들을 직접 출력하는 것을 특징으로 하는 필터링방법.
  33. 소정 탭수에 따른 필터출력값을 저장하고 있는 다수의 롬들로 이루어지는 제1롬뱅크 및 제2롬뱅크와, L/2개의 지연소자들로 이루어지며 임펄스형태의 입력데이터를 소정 심볼레이트에 따라 순차적으로 L/2단계 지연시켜 출력하는 제1지연부와, 상기 제1지연부의 각 지연소자들에 대응하는 L/2개의 지연소자들로 이루어지며 상기 제1지연부로부터의 최종 지연출력을 순차적으로 L/2단계 지연시켜 출력하는 제2지연부를 적어도 포함하는 유한장 임펄스응답 필터의 필터링방법에 있어서,
    상기 심볼레이트의 2배 클럭을 소정 오버샘플링레이트에 따라 카운트하여 그 카운팅결과를 나타내는 제1출력신호와 상기 카운팅결과의 역순을 나타내는 제2출력신호를 출력하는 (a)과정과,
    상기 제1출력신호와 상기 제2출력신호를 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 (b)과정과,
    상기 제1지연부에 의한 최초 지연출력값과 상기 제2지연부에 의한 최종 지연출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 그 멀티플렉싱 결과를 제어신호로서 출력하는 (c)과정과,
    상기 제1지연부에 의한 최초 지연출력값 이후의 (L/2-3)비트의 지연출력값과 이에 대응하는 상기 제2지연부에 의한 최초 2비트의 지연출력값 이후의 (L/2-3)비트의 지연출력값을 각각 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 출력하는 (d)과정과,
    상기 제1지연부에 의한 최종 2비트의 지연출력값과 이에 대응하는 상기 제2지연부에 의한 최초 2비트의 지연출력값을 상기 심볼레이트의 4배 클럭에 따라 멀티플렉싱하여 그 멀티플렉싱결과를 제1어드레스로서 생성하는 (e)과정과,
    상기 (d)과정에서 출력된 각각의 값들과 상기 제어신호를 배타적 논리합연산한 후 이를 제2어드레스로서 생성하는 (f)과정과,
    상기 제1롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중에서 상기 생성된 제1어드레스에 대응하는 필터출력값을 억세스하여 출력하는 (g)과정과,
    상기 제2롬뱅크의 각 롬들에 저장되어 있는 필터출력값들중에서 상기 생성된 제2어드레스에 대응하는 필터출력값을 억세스하여 출력하는 (h)과정과,
    상기 (h)과정에서 출력된 필터출력값을 상기 (b)과정에서 출력된 신호에 따라 멀티플렉싱하여 출력하는 (i)과정과,
    상기 (i)과정에서 출력된 필터출력값을 상기 제어신호에 따라 직접 또는 2의 보수화처리하여 출력한 후 상기 (g)과정에서 출력된 필터출력값과 합하여 출력하는 (j)과정과,
    상기 (j)과정에서 출력되는 필터출력값을 일시적으로 저장하는 (k)과정과,
    상기 (j)과정에서 출력된 필터출력값과 상기 (k)과정에서 일시적으로 저장된 필터출력값을 가산하여 그 가산결과를 필터 출력데이터로서 출력하는 (l)과정으로 이루어짐을 특징으로 하는 필터링방법.
  34. 제33항에 있어서, 상기 제1롬뱅크의 각 롬들은 22의 용량을 가지는 것을 특징으로 하는 필터링방법.
  35. 제33항에 있어서, 상기 제2롬뱅크의 각 롬들은 2(L/2-3)의 용량을 가지는 것을 특징으로 하는 필터링방법.
  36. 제33항에 있어서, 상기 제어신호가 "하이"레벨인 경우에는 상기 (i)과정에서 출력된 필터출력값을 2의 보수화처리하여 출력하고, "로우"레벨인 경우에는 상기 (i)과정에서 출력된 필터출력값을 직접 출력하는 것을 특징으로 하는 필터링방법.
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KR100480068B1 (ko) * 2002-10-28 2005-03-31 엘지전자 주식회사 디지탈 필터
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