KR940006211B1 - 유한 임펄스 응답 필터 - Google Patents

유한 임펄스 응답 필터 Download PDF

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Abstract

내용 없음.

Description

유한 임펄스 응답 필터
제 1 도는 종래기술의 출력가중 FIR(유한 임펄스 응답) 필터에 대한 블럭선도.
제 2 도는 종래기술의 시프트 및 가산(shift and add) 가중 회로에 대한 블럭선도.
제 3 도는 본 발명의 원리에 따른 출력가중 FIR 필터에 대한 블럭선도.
제 4 도는 제 3 도의 필터에 사용되는 가중 회로에 대한 블럭선도.
제 5 도는 제 4 도의 가중 회로의 특정 실시예에 대한 블럭선도.
* 도면의 주요부분에 대한 부호의 설명
37 : 내지 41 : 지연단
42 : 내지 46 : 가중 회로
45' : 가중 회로 47 : 가산기
50,51 : 멀티플렉서 45'',52,53 : 비트 시프터
본 발명은 출력이 가중되거나 또는 후치승산형식(post-multiply type)의 유한 임펄스 응답 필터(finite impulse response filters)에 관한 것으로서, 특히 증가된 해상도로 샘플 가중요소(sample weighting elements)를 실현하기 위한 간이화된 장치에 관한 것이다.
출력이 가중된 유한 임펄스 응답(FIP) 필터는 여러개의 단에서 출력 탭을 가진 종속 접속된 지연단으로 구성되어 있다. 여러개의 탭으로부터의 지연된 신호 샘플은 각각의 가중 회로에 공급되고, 그 가중된 샘플은 합산되어 필터로부터의 각각의 여파된 출력 샘플을 형성한다.
디지탈 필터에 대해서는 속도 및 간단한 구성이라는 2가지의 중요한 판단기준이 있다. 속도 및 간단한 구성 양쪽을 실현하기 위해서는, 통상, 가중계수의 정밀도를 희생시키는 것이 필요하다. 간단하고 고속인 가중 회로는 통상, 시프트 및 가산 회로(shift-and-add circuits)로 구성된다. 시프트 및 가산 회로에서, 인가된 샘플의 비트 위치는 예컨대, 제 1 의 비트수 및 제 2 의 비트수 만큼 시프트되어, 2의 역수배만큼 가중된 2개의 샘플을 발생한다. 다음에, 그 2개의 샘플은 가산기에서 합산되어 가중된 샘플을 발생한다. 예컨대, 인가된 샘플 Sn 은 2비트 위치 및 4비트 위치만큼 우측으로 시프트 되어, 샘플값 Sn/4 및 Sn/16이 각각 발생된다. 다음에 이러한 샘플들이 가산되어 값 5Sn/16을 갖는 가중된 샘플이 발생된다. 시프트 및 가산 회로는 하드웨어를 현저히 추가시키는 대가로, 종속 접속되어 최종적인 가중 계수의 정밀도를 한층 개성시킬 수 있었다. 그러나, 가중요소를 실현하기 위하여 단일 시프트 및 가산 회로를 이용하면 유효한 가중 계수의 수를 엄격하게 제한한다는 것을 주목하자.
본 발명의 목적은 FIR 필터를 충족시키는데 필요한 하드웨어를 현저하게 증가시키지 않고서도 간단한 시프트 및 가산 회로에 의해 발생되는 가중 계수의 유효 수를 증가시키는데 있다.
본 발명은 제1 및 제 2 의 병렬 탭 부착(tapped) 지연 라인을 포함하는 출력이 가중된 샘플 데이타 FIR필터의 구성에 관한 것이다. 가중 회로는 지연 라인으로부터의 출력 탭에 각각 결합된다. 가중 회로로부터의 가중된 샘플은 가산되어 여파된 출력 샘플을 발생한다. 가중 회로중 적어도 하나는 동일하게 지연되어진 상기 탭 부착 지연 라인양쪽의 탭으로부터의 샘플을 수신하도록 결합되어 있다.
여파될 신호는 제 1 의 탭 부착 지연 라인의 입력에 직접 인가된다. 여파될 신호는 역시 스테일화되어, 제 2 의 탭 부착 지연 라인의 입력에 인가된다. 따라서 가중 회로의 입력에는 가중시키기 위한 입력 신호에 대해서 스케일화되거나 스케일화되지 않은 지연된 레플리카(a scaled and non-scaled delayed replica)가 인가된다. 스케일화된 신호 및 스케일화되지 않은 신호를 이용함으로써 가중 회로로부터 실현될 수 있는 가중 계수의 수가 대폭으로 증가한다.
제 1 도는 전형적인 후치승산(post-multiply) 또는 출력이 가중된 디지탈 필터를 도시한 것이다. 이 디지탈 필터로의 입력은 시간주기 T마다 한번 추출된 데이타샘플로 이루어져 있다. 이들 샘플들은 n 비트의 2진수로 양자화되어 있다. 임의의 소정 시간 kT에서, 디지탈 필터로의 입력은 x(kT)이고 그 출력은 y(kT)이다. 입력 신호 x(kT)는 입력에 계수 a0를 곱해 그 곱 a0x(kT)을 형성하는 승산기(102)의 입력에 결합된다. 이 입력 신호는 시간 kT에서 지연요소(103)의 출력이 x(kT-T)로 되도록 T단위의 지연을 발생시키는 지연요소(103)에도 결합된다. 곱 a1x(kT-T)을 형성하기 위하여, 승산기(104)의 입력은 지연요소(103)의 출력에 결합된다. 지연요소(103)의 출력은 지연요소(105)의 입력에도 결합되고, 그 지연요소(105)의 출력은 승산기(106)의 출력에 결합된다. 신호 x(kT-2T)가 지연요소(105)의 출력에 발생하고, 곱 a2x(kT-2 T)은 승산기(106)의 출력에 발생한다. 지연요소(105)의 출력은 지연요소(107)의 입력에도 결합되고, 그 지연요소(107)의 출력은 승산기(108)의 입력에 결합된다. 따라서, 신호 x(kT-3T)가 지연요소(107)의 출력에 발생하고, 곱 a3x(kT-3T)이 승산기(108)의 출력에 발생한다. 각각의 승산기(102,104,106,108)의 출력은 합산 회로(109)의 한 입력에 결합되고, 그 합산 회로(109)의 출력은 디지탈 필터의 출력 y(kT)이다. 따라서, 디지탈 필터의 출력은 차 방정식에 대한 해답을 나타내는 것으로 알 수 있다.
y(kT)=a0x(kT)+a1x(kT-T)+a2x(kT-2 T)+a3x(kT-3 T)………(1)
이 필터는 신호가 지연되어진 후에 곱셈이 실행되므로 “후치 승산(post-multiply)” 디지탈 필터라고 불린다.
디지탈 필터의 속도와 복잡성은 주로 승산기(102,104,106,108)에 의해 결정된다. 지연단은 필터 하드웨어의 비교적 작은 부분을 포함한다.
제 2 도는 전형적인 시프트 및 가산 가중 회로를 예시한 것이다. 병렬의 비트 입력 샘플이 버스(10)상에 인가된다. 이들의 샘플은 비트를 시프트시키는 요소(12) 및 (14)에 전달된다. 제어 포트 CC1 및 CC2에 인가된 계수 제어 신호에 응답하여, 시프터(12 및 14)는 샘플의 비트 위치를 이동시킨다.
인가된 샘플의 비트는 시프터(12 및 14)의 구성에 의존하여 인가된 계수 제어 신호에 따라서 좌방향 또는 우방향, 또는 좌방향만으로 또는 우방향만으로 이동될 수 있다. 우방향으로의 시프트의 경우, 1비트 위치만큼 시프트될때마다 2로 나누어지는 것으로 된다. 좌방향으로의 시프트는 1비트 위치만큼 시프트될때마다 2가 곱해지는 것과 같다. 시프터(12 및 14)는 원통형의 시프터이고, 시프트 및 가산 회로에 사용되면 계수값이 변하게 된다. 그러나, 가중 계수를 변화시키지 않고자 하는 경우는 시프터(12 및 14)가 제거되어 적당한 고정 배선(hardwiring)에 의해서 비트의 시프트가 실행될 수 있다는 것을 주목하자.
인가된 샘플에 부의 계수로 가중되는 경우, 샘플 보수화 회로(예컨대, 2개의 보수 회로)가 신호 경로에 삽입될 수 있는 것이 바람직하다. 이와 같은 회로는 파선으로 도시된 박스(19'')로 예시한 바와 같이 입력에 포함될 수도 있다. 다른 실시예로서, 보수화 회로(19 및 19')는 시프터(12 및 14)의 출력 접속부에 직렬로 연결될 수도 있다. 끝으로, 부수화 회로(19 또는 19')중 한쪽 또는 다른쪽만이 여러가지의 다양한 계수값을 제공하도록 포함될 수도 있다. 예컨대, 시프터(12)를 통과한 샘플이 비트 시프트되지 않고 시프터(14)를 통과한 샘플이 4비트 위치 시프트되어, 보수화된다면, 계수값은 1-1/16이거나 15/16이다.
시프터(12 및 14)로부터의 샘츨 출력은 출력 포트(18)에 가중된 출력 샘플을 제공하는 가산기(16)의 제1 및 제 2 입력 포트에 인가된다.
부의 계수와 1이상의 계수가 실현될 수 있다 할지라도, 설명을 간단히 하기 위하여, 탭 계수가 0에서 1까지의 수인 것으로 간주하자. 시프트 및 가산 형식의 승산기 또는 가중 회로는 2진 계수의 탭 가중(tap weights)을 발생한다. 탭 가중 t은 다음식으로 표시된다.
Figure kpo00001
여기서, Ai는 0이나 1과 같고, N은 특정의 응용예에서 허용되는 비트 시프트의 최대수이다. 제 2 도의 시프트 및 가산 회로의 경우, Ai 중 많아야 2개만이 1과 같게 된다. 그러나, 가산기(16)에 부가 시프트된 샘플을 인가하는 부가 시프트 회로가 제 2 도의 회로에 추가된다면, 각 부가 시프터마다, Ai 계수가 하나 더 1과 같을 수 있다.
제 2 도의 회로에서 많아야 2개의 Ai 계수가 1과 같은 것으로 간주하고, 설명의 편의상 수 N이 5와 같다고 가정하자. 그러므로, 시프터(12 및 14) 각각으로부터의 샘플 값(i가 1내지 N인 경우 2－1)은 계수 1, 1/2, 1/4, 1/8, 1/16, 1/32 및 0으로 가중된다. 제 2 도의 구성에 의해 제공되는 발생될 수 있는 가중 계수 값의 수는 상기 계수의 쌍의 모든 조합에 의해 발생될 수 있는 유일한 합의 수에 대응한다. 제 2 도의 구성의 경우, 1/32x(0,1,2,3,4,5,6,8,9,10,12,16,17,18,20,24,32)의 값과 같은 17개가 발생될 수 있는 계수가 있다.
어떤 연속 계수 사이의 차는 예를들면 24/32 및 32/32간의 차만큼 비교적 크다는 것이 주목된다.
다음에, 지연된 샘플 및 지연된 샘플의 스케일화된 버젼(scaled version)의 양쪽이 시프트 및 가산 회로에 이용 가능한 것으로 간주하자. 특히, 스케일화된 버젼은 계수 3/4로 스케일화되는 것과, 스케일화 되거나 또는 스케일화되지 않은 샘플은 시프터(12 및 14)중 어느 한쪽 또는 양쪽에 인가되는 것으로 가정하자. 그러므로, 시프터(12 및 14)의 출력 포트(output ports)에서 입수할 수 있는 샙플값은 계수 0, 1, 1/2, 1/4, 1/8, 1/16, 1/32, 3/8, 3/16, 3/32, 3/64 및 3/128 (후자의 5개의 계수는 3/4x(1/2, 1/4, 1/8, 1/16 및 1/32)의 곱이다)로 가중된다. 상기 구성에 의해 제공되는 가중 계수의 수는 그들 계수쌍의 모든 조합의 유일한 합의 수의 같고, 44와 같다. 그 결과의 계수는1/128x(0,3,4,6,7,8,9,10,11,12,14,15,16,18,19,20,22,24,27,28,30,32,35,36,38,40,44,48,51,52,54,56,60,64,67,68,70,72,76,80,88,96,112,128)을 포함한다. 이들 2개의 예의 경우 비트 시프터가 정의 값과 부의 값 양쪽을 발생한다고 하면, 발생할 수 있는 정의 계수의 수는 약간 증가한다는 것을 주목하자.
발생할 수 있는 계수는 수는 선택된 스케일(scale) 계수에 따라 의존한다. 예컨대, 5/8인 스케일 계수가 사용된다면, 계수의 수는 50으로 증가한다. 제 2 도에 예시된 형식의 간단한 시프트 및 가산 가중 회로를 사용하여 얻어진 계수 값의 수를 큰 수로 할 수가 있도록 설계자는 좋은 정밀도로 비교적 광범위한 변환 기능을 위해 비교적 간단한 구성으로 고속 FIR필터를 합성할 수가 있다.
제 3 도는 스케일화된 샘플 및 스케일화되지 않은 샘플 양쪽을 각각의 가중 회로 W에 인가하기 위한 기능을 가진 FIR필터의 실시예를 도시한 것이다. 제 3 도에서, 가중될 신호 샘플은 입력 포트(30)에 인가된다. 이들 샘플은 종속 접속된 지연단(37 내지 41)에 인가되며, 이 지연단의 각각은 순차 지연된 신호 샘플이 액세스되는 출력 탭을 갖는다. 포트(30)에 인가된 입력 신호 샘플은 시프트 및 가중 계수이고 인가된 샘플에 스케일 계수를 곱하는 스케일링 회로(32)에도 인가된다. 스케일링 회로(32)로부터의 스케일화된 신호 샘플은 종속 접속된 지연단(32 내지 36)에 인가된다. 지연단(32 내지 36)은 지연단(37 내지 41)과 유사하고, 순차 지연된 신호 샘플이 액세스되는 각각의 출력 텝을 갖는다. 각각의 지연단(32 내지 36)으로부터의 스케일화된 샘플 및 각각의 지연단(37 내지 41)으로부터의 스케일화되지 않은 샘플은 각각의 가중 회로(42 내지 46)에 인가된다. 스케일화된 지연 샘플 및 스케일화되지 않은 지연 샘플중 선택된 샘플에 응답하는 시프트 및 가산 회로인 가중 회로 W는 지연된 입력 샘플의 가중된 표시 값을 제공한다. 가중 회로(42 내지 46)로부터의 가중된 샘플은 가중 지연된 샘플을 합산하여 출력(OUT)에 입력 샘플의 여파된 레플리커(replicas)를 발생하는 가산회로(47)에 인가된다.
제 4 도는 제 3 도의 필터에 채용되는 가중회로(45')의 실시예를 도시한 것이다. 가중 회로(45')는 시프트 및 가산회로형으로 구성되고, 계수 제어 입력 포트 CC3 및 CC4에 인가되는 제어신호에 의해서 가중 계수를 프로그래밍하기 위한 기능을 갖는다. 제 4 도의 회로는 인가된 샘플의 2진 가중화를 실행하기 위한 비트시프터(52 및 53)와 가중된 2진 샘플을 합산하는 가산기(54)를 포함한다는 점에 있어서 형태와 기능이 제 2 도와 회로의 유사하다. 그러나, 제 4 도에 회로는 스케일화되거나 또는 스케일화되지 않은 지연된 입력 샘플의 한쪽 또는 다른쪽을 비트 시프터(52 및 53)중 어느 한쪽 또는 양쪽에 각각 인가하기 위한 제1 및 제 2 멀티플렉서(50 및 51)를 포함한다. 가중 회로(45')는 제 2 실시예에 열거된 44개의 계수중 임의의 것으로 입력샘플의 가중치를 발생시키도록 구성될 수 있다. 제 2 도에 사용되는 회로와 유사한 구성의 보수화 회로를 제 4 도에 포함시켜, 부의 계수를 발생시킬 수도 있다.
제 5 도는 3/4로된 계수로 스케일화된 입력 샘플에 대해서 여파될 입력 신호를 계수 3/128로 가중하도록 구성한 제 4 도의 가중 회로의 고정배선 버젼(hardwired version)을 도시한 것이다. 고정배선 버젼에서 멀티플렉서 및 프로그램 가능 비트 시프터 등 어느것도 필요치 않다.
상기 예시한 회로는 간단한 시프트 및 가산 회로를 사용하여 설명하였지만, 발생할 수 있는 가중 계수의 수를 더욱 증가시키기 위해 가산기를 트리형의 구성으로 부가 비트 시프트 및 가산기가 시프트 및 가산 회로에 추가되는 것이 이해될 것이다. 또한, 입력 스케일링 회로는 입력 샘플을 부의 계수로 스케일화하거나, 또는 연속 샘플을 상이한 계수로 선택적으로 스케일화하도록 설계하는 것도 가능하다. 더욱이 스케일링 회로의 고유 지연을 조절하도록 스케일화되지 않은 지연체인(delay chain) 보상 지연을 포함시키는 것이 필요하다.

Claims (6)

  1. 샘플 데이타 입력 신호 샘플원(30)과, 상기 입력신호 샘플원에 결합된 입력 포트와, 순차 지연된 신호 샘플이 얻어지는 다수의 출력 포트를 갖는 제 1 의 탭 부착 지연 라인(37 내지 41)과, 상기 입력 신호 샘플원에 결합된 입력 포트를 갖고, 또한 출력 포트를 갖는 신호 스케일링 회로(31)와, 상기 다수의 출력 포트에 각각 결합되어, 각각의 계수값만큼 가중된 상기 입력 신호 샘플의 표시값을 발생하는 다수의 가중 회로(42 내지 46)를 포함하는 유한 임펄스 응답 필터에 있어서, 제 2 의 탭 부착 지연 라인(32 내지 36)이 상기 스케일링 회로에 결합된 입력 포트 및, 순차 지연된 스케일화된 신호 샘플이 얻어지는 다수의 출력 포트를 갖고, 상기 다수의 가중 회로중 적어도 하나가 상기 입력 신호 샘플원에서의 신호 샘플로부터 동등하게 지연된 스케일화된 샘플 및 스케일화되지 않은 샘플 양쪽을 수신하도록 결합되어 있고, 상기 적어도 하나의 가중 회로가 상기 스케일화된 샘플 및 스케일화되지 않은 샘플 양쪽을 이용하여 가중된 샘플을 발생하며, 상기 다수의 가중 회로로부터 가중된 샘플을 합산하는 수단(47)이 상기 적어도 하나의 기중 회로를 포함하여, 상기 입력 신호 샘플을 표시하는 여파된 샘플(OUT)을 발생하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  2. 제 1 항에 있어서, 상기 적어도 하나의 가중 회로(42 내지 46)는 가중 계수의 값을 변화시키는 수단을 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  3. 제 2 항에 있어서, 상기 샘플은 디지탈 샘플이고, 상기 적어도 하나의 가중회로(45')는 제 1 의 입력 포트 및 제 2 의 입력 포트와, 가중된 샘플이 얻어지는 출력 포트를 포함하는 합산회로(54)와, 상기 합상 회로의 제 1 의 입력 포트 및 제 2 의 입력 포트에 각각 결합된 각각의 출력 단자를 포함하고, 각각의 입력 포트를 포함하고, 상기 계수 값에 대응하는 시프트 제어 신호를 공급하는 각각의 제어신호 입력 포트를 포함하며, 상기 시프트 제어신호(CC3,CC4)에 응답하여 상기 시프트 제어신호에 대응하는 값만큼 상기 합산회로에 공급되는 신호 샘플을 가중시키는 제 1 의 비트 시프터(52) 및 제 2 의 비트 시프터(53)와, 상기 제 1 의 비트 시프터 및 제 2 의 시프터의 입력 포트를 상기 제 1 의 탭부착 지연 라인 및 제 2 의 탭 부착 지연 라인의 각각의 출력 포트에 결합하는 각각의 수단을 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  4. 제 1 항에 있어서, 상기 적어도 하나의 가중 회로(45')는 상기 가중된 샘플을 발생하는 비트 시프트 및 가산회로(52,53)를 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 적어도 하나의 가중 회로(42 내지 46)는 상기 합상 회로와, 샘플의 극성을 반전시키는 상기 제 1 의 지연라인 및 제 2 의 지연 라인의 출력 포트중 적어도 하나간에 직렬로 결합된 수단을 더 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  6. 제 5 항에 있어서, 상기 비트 시프트 회로(45'')는 상기 탭으로부터 얻을 수 있는 샘플의 비트 위치를 다른 비트 위치로 이동시키는 고정 배선 접속부(hardwired connetions)를 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
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