KR100224313B1 - 고속 처리용 유한 임펄스 응답 필터 - Google Patents

고속 처리용 유한 임펄스 응답 필터 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 변조용 유한 임펄스 응답 필터에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 롬을 사용한 종래의 유한 임펄스 응답 필터 회로를 1/2 크기의 롬을 2개 사용한 유한 임펄스 응답 필터를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 변조용 유한 임펄스 응답 필터는, 하나의 롬으로부터 2번 읽어낸 내적 결과를 더하여 필터의 출력을 계산하는 대신에, 종래의 롬을 1/2로 분할한 2개의 롬으로부터 동시에 읽어낸 2개의 내적 결과를 직접 더하여 필터의 출력을 계산함으로써 하드웨어 자원의 사용을 증가시키지 않고 2배의 처리속도를 갖는다.
4. 발명의 중요한 용도
본 발명은 광대역 디지털 통신의 변조용 필터에 이용됨.

Description

고속 처리용 유한 임펄스 응답 필터
본 발명은 QPSK (Quadrature-Phase Shift Keying) 등의 디지털 변조에 사용되는 기저 대역 파형 성형 유한 임펄스 응답 (Finite Impulse Response) 필터에 관한 것으로, 특히 롬을 이용한 디지털 변조용 유한 임펄스 응답 필터 회로를 개선하여 사용되는 하드웨어 자원을 증가시키지 않고 처리 속도를 2배로 향상시키는 유한 임펄스 응답필터에 관한 것이다.
일반적인 디지털 변조용 유한 임펄스 응답 필터는 T 탭, 1:N 인터폴레이션 비를 갖는 유한 임펄스 응답 필터로, 한 입력에 대해 N 개의 필터 출력이 생성된다. 따라서 필터의 동작 속도는 입력 데이터 속도의 N배인데, 광대역 디지털 통신의 경우 입력 데이터 속도가 대역 확산에 따라 대폭 증가하므로 고속 필터가 요구된다. 이 유한 임펄스 응답 필터의 m 번째 입력 데이터에 대한 k번째 출력에 대한 일반식은 필터의 전달 함수와 입력 데이터간의 콘볼루션(convolution)으로 표현되는데 이는 아래의 [수학식1]과 같이 T/N 차원의 필터 계수 벡터와 데이터 벡터의 내적(inner product)으로 표현될 수 있다. 여기서, C(k)는 필터의 계수이며, D(m)은 m번째 입력 데이터가 0(1)이면 -1(+1) 값을 갖는다.
[수학식 1]
Figure kpo00001
(m≥T/N-1, 0≤K＜N일 경우)
[수학식1]의 내적 결과를 하나의 롬으로 구현할 경우, N개의 출력 각각에 대해
Figure kpo00002
개의 내적 결과가 생성될 수 있으므로 롬의 크기가
Figure kpo00003
으로 매우 크다는 문제점이 있었다.
따라서, 종래에는 필터의 특성을 이용하여 롬(ROM)의 크기를 최대
Figure kpo00004
로 줄이는 방식이 제안되었는데, 이를 도 1 을 참조하여 설명하면 다음과 같다.
도 1 은 종래의 48탭 1:4 인터폴레이션 유한 임펄스 필터의 구성도로서, 도면에서 1 및 2는 시프트 레지스터, 3은 다중화기, 4는 파형 발생기, 5 6 및 9는 배타적 논리합 게이트, 7은 롬, 8은 타이밍 발생기, 10은 가산기, 11은 레지스터를 각각 나타낸다.
종래의 유한 임펄스 응답 필터는, 외부로부터 입력되는 클럭에 따라 각 기능부에 필요한 타이밍 클럭을 제공하는 파형 발생기(4), 외부로부터 입력되는 입력 데이터 열을 파형 발생기(4)로부터 제공되는 클럭에 따라 시프트시키는 제 1 시프트 레지스터(1) 및 제 2 시프트 레지스터(2), 제 1 시프트 레지스터(1)의 출력과 제 2 시프트 레지스터(2)의 출력을 파형 발생기(4)의 출력에 따라 다중화하는 다중화기(3), 다중화기(3)의 출력을 배타적 논리합하는 제 1 배타적 논리합 게이트(5), 파형 발생기(4)의 출력을 배타적 논리합하는 제 2 배타적 논리합 게이트(6)이 있으며, 상기 배타적 논리합(5) 및 배타적 논리합(6)의 출력에 따라 저장되고 있는 데이터를 출력하는 롬(7), 다중화기(3)의 출력 반전 제어 신호와 롬(7)의 출력을 입력받아 배타적 논리합하는 제 3 배타적 논리합 게이트(9), 파형 발생기(4)의 출력을 입력받아 클럭과 클리어 신호를 발생하는 타이밍 발생기(8), 타이밍 발생기(8)의 출력과 최종 출력을 입력받아 래치하는 레지스터(11), 및 다중화기(3)의 반전 제어 신호를 캐리(carry)로 하여 제 3 배타적 논리합(9)의 출력과 래지스터(11)의 출력을 가산기(10)로 구성된다.
이러한 종래의 유한 임펄스 응답 필터의 내적을 T/2N 크기의 부분 내적의 합으로 처리하면, 필터의 일반식은 [수학식 2]과 같은 행렬식으로 재구성할 수 있다.
[수학식 2]
Figure kpo00005
이때, 필터 계수의 대칭성이 C(k) = C(47-k)인 관계를 이용하고 2번째 계수 행렬과 데이터 벡터를 역순으로 바꾼 후, 데이터 행렬에서 NRZ( Non-Return-to-Zero) 신호의 특성이 D(m) = ±1인 것을 이용하면 최종적으로 [수학식 2]은 [수학식 3]과 같이 변환된다.
[수학식 3]
Figure kpo00006
Figure kpo00007
Figure kpo00008
[수학식 3]의 두번째 계수 행렬은 행의 순서만 다르고 첫번째 행렬과 같기 때문에, 필터의 출력은 하나의 계수 행렬에 대한 모든 내적 결과만을 보관하는 하나의 롬을 사용하여 계산할 수 있다. 각 행에 대해
Figure kpo00009
개의 내적 결과가 생성될 수 있으므로 롬의 크기는
Figure kpo00010
인데, 이는 [수학식 1]을 직접 사용하는 방식(
Figure kpo00011
)에 비해 매우 작음을 알 수 있다.
도 1 의 회로를 [수학식 3]을 적용하여 상세히 설명하면 다음과 같다.
먼저, 12개의 채널 데이터는 2개의 6비트 시프트 레지스터(1,2)로 1비트씩 시프트되면서 입력되는데, 첫번째 시프트 레지스터의 데이터에 대해 계수 행렬의 k번째 행에 대한 내적 결과를 롬(7)에서 읽어 레지스터(11)에 보관한 다음, 두번째 시프트 레지스터의 데이터가 다중화기(3)에 의해 역순으로 변경된 데이터에 대한 (3-k)번째 행에 대한 내적 결과를 롬(7)에서 읽어 레지스터(11)에 보관된 중간 결과와 더하여 필터의 한 출력을 생성한다. 이 과정을 4개의 인터폴레이션 결과에 대해 반복한 다음, 입력 시프트 레지스터를 1 비트 시프트하여 다음 4개의 출력 결과를 생성한다. 배타적 논리합 게이트(5)는 롬의 어드레스를 반전시키기 위해 사용되는데 이는 [수학식 3]의 데이터 벡터에서 D(m) x D(m-k) 부분에 해당한다. 배타적 논리합 게이트(9)는 롬의 출력을 반전시켜 내적 결과에 대한 1의 보수를 취하는 부분이며 가산기(10)의 입력 캐리에 의해 1이 더해지는 것까지 고려하면 2의 보수를 취하는 것이므로 [수학식 3]에서 D(m) 또는 D(m-11)을 행렬에 곱하는 기능을 한다. 또 배타적 논리합 게이트그룹(6)은 롬에 보관된 내적중 계수 행렬의 행에 대한 내적 결과를 선택하는데 사용된다.
이처럼 종래의 유한 임펄스 응답 필터는 롬의 사용량을 줄여 전체 회로의 크기를 작게 구현할 수 있다는 장점은 있지만, 하나의 필터 출력을 계산하기 위해 2번의 롬 값을 읽어야 하므로 [수학식 1]에 의한 필터 회로에 비해 처리속도가 1/2로 감소하는 문제점이 있었다. 또한, 다음 필터 출력을 계산하기 위해 중간 결과를 보관하는 레지스터(11)를 0으로 초기화하기 위한 부가 회로(타이밍 발생기)가 필요하다는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 디지털 변조용 유한 임펄스 응답 필터는, 하나의 롬으로부터 2번 읽어낸 내적 결과를 더하여 필터의 출력을 계산하는 대신에, 종래의 롬을 1/2로 분할한 2개의 롬으로부터 동시에 읽어낸 2개의 내적 결과를 직접 더하여 필터의 출력을 계산함으로써 하드웨어 자원의 사용을 증가시키지 않고 2배의 처리속도를 갖도록 구성한 유한 임펄스 응답 필터를 제공하는데 그 목적이 있다.
도 1 은 종래의 48탭 1:4 인터폴레이션 유한 임펄스 필터의 구성도,
도 2 는 본 발명에 따른 T탭 1:N 인터폴레이션 유한 임펄스 필터의 구성도,
도 3 은 본 발명에 따른 T탭 1:N 인터폴레이션 유한 임펄스 필터의 동작 파형도,
도 4 는 본 발명에 따른 T탭 1:N 인터폴레이션 유한 임펄스 필터의 2의 보수 생성기의 회로도.
*도면의 주요부분에 대한 설명
1,2,101,102 : 시프트 레지스터 3,103,104 : 다중화기
4,105 : 파형발생기 5,6,9,106,107,108,111 : 배타적 논리합 게이트
7,109,110 : 롬 8 : 타이밍 발생기
10,113 : 가산기 11 : 레지스터
112 : 2의 보수 생성기
상기 목적을 달성하기 위하여 본 발명은, 데이터를 저장하는 제 1 및 제 2 저장수단; 각 기능부에 필요한 타이밍 클럭을 제공하는 클럭공급수단; 외부로부터 입력되는 데이터 열을 상기 클럭공급수단의 클럭에 따라 시프트시키는 시프팅수단; 읽기 영역을 선택하기 위한 제어신호를 상기 클럭공급수단의 클럭에 따라 생성하는 제어신호 생성수단; 상기 시프팅수단으로부터 입력되는 데이터를 상기 클럭공급수단의 클럭에 따라 선택하여 상기 제 1 저장수단에 저장된 데이터를 읽기 위한 어드레스를 제공하는 제 1 어드레스 발생수단; 상기 시프팅수단으로부터 입력되는 데이터를 상기 클럭공급수단의 클럭에 따라 선택하여 상기 제 2 저장수단에 저장된 데이터를 읽기 위한 어드레스를 제공하는 제 2 어드레스 발생수단; 상기 제 1 저장수단 및 제 2 저장수단의 데이터에 대한 보수 값을 계산하는 제 1 보수값 생성수단; 상기 제 2 저장수단으로부터 출력되는 데이터에 대한 보수 값을 계산하는 제 2 보수값 생성수단; 및 상기 제 1 및 제 2 보수값 생성수단으로부터 출력된 데이터를 가산하는 가산수단을 포함하여 이루어진 유한 임펄스 응답 필터이다.
이하, 첨부된 도 2 이하를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
도 2 는 본 발명에 따른 T탭 1:N 인터폴레이션 유한 임펄스 필터의 구성도로서, 도면에서 101 및 102는 쉬프트 레지스터, 103 및 104는 다중화기, 105는 파형 발생기, 106,107 및 108은 배타적 논리합 게이트, 109,110 및 111은 롬, 112는 2의 보수 생성기, 113은 가산기를 나타낸다.
도면에서 n=T/2N이고, m=log2N(T : 탭수, N : 인터폴레이션 비)를 나타낸다.
본 발명에 따른 유한 임펄스 응답 필터는, 외부로부터 입력되는 클럭에 따라각 기능부에 필요한 타이밍 클럭을 제공하는 파형 발생기(105), 외부에서 입력되는 입력 데이터 열을 파형 발생기(105)로부터 제공되는 클럭에 따라 시프트시키는 제 1 시프트 레지스터(101) 및 제 2 시프트 레지스터(102), 제 1 시프트 레지스터(101) 및 제 2 시프트 레지스터(102)의 출력을 파형 발생기(105)의 출력에 따라 다중화하는 제 1 다중화기(103) 및 제 2 다중화기(104), 제 1 다중화기(103)의 출력을 입력받아 배타적 논리합하는 배타적 논리합 게이트(106), 제 2 다중화기(104)의 출력을 입력받아 배타적 논리합하는 배타적 논리합 게이트(107), 상기 파형 발생기(105)의 출력을 입력받아 배타적 논리합하는 배타적 논리합 게이트(108), 배타적 논리합 게이트(106)와 배타적 논리합 게이트(108)의 출력에 따라 저장하고 있는 데이터를 출력하는 제 1 롬(109), 배타적 논리합 게이트(107)와 배타적 논리합 게이트(108)의 출력에 따라 저장하고 있는 데이터를 출력하는 제 2 롬(110), 제 1 다중화기(103)의 반전 제어 신호와 제 1 롬(109)의 출력을 입력받아 배타적 논리합하는 배타적 논리합 게이트(111), 제 2 다중화기(103)의 반전 제어 신호와 제 2 롬(110)의 출력을 입력받아 2의 보수를 생성하는 2의 보수 생성기(112), 및 제 1 다중화기(103)의 반전 제어 신호를 캐리로 하여 배타적 논리합 게이트(111)의 출력과 2의 보수 생성기(112)의 출력을 가산하는 가산기(113)로 구성된다.
본 발명에 따른 2개 롬 방식의 유한 임펄스 응답 필터의 구성 및 동작을 첨부 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
먼저, 48탭 1:4 인터폴레이션 필터의 일반식인 [수학식 3]을 보다 단순화시키기 위해 계수 행렬의 k번째 행에 대한 내적과 계수 C(k)값을 더한 값을 계산하는 함수를 IPk로 정하여 [수학식 3]을 변경하면 다음의 [수학식 4]과 같이 표현된다.
[수학식 4]
Y(4m+k) = D(m) x IPk(D(m) x D(m-1), ...,D(m) x D(m-5))
+ D(m-11) x IP3-k(D(m-11) x D(m-10), ...,D(m-11) x D(m-6))
[수학식 4]으로부터 필터 출력은 함수쌍 (IP0, IP3) 또는 (IP1, IP2)로만 계산되므로, 각 함수 IPk를 ROMk으로 구현한다면 ROM0과 ROM1(ROM2와 ROM3)을 결합할 수 있음을 의미한다.
본 발명에 48탭 1:4 인터폴레이션 필터를 적용시키면 다음과 같다.
제 1 롬(109)은 ROM0과 ROM1을 결합한 것이고, 제 2 롬(110)은 ROM3과 ROM2를 결합한 것이다. 2개의 6비트 시프트 레지스터(101,102)에 입력된 데이터는 다중화기(103,104)를 통해 롬(109,110)으로 입력되며, 각 롬(109,110)으로부터 동시에 읽어낸 2개의 내적 결과는 가산기(113)를 통해 한번에 더해진다. 따라서, 처리속도는 종래의 방식에 비해 2배 향상된다. 종래와 마찬가지로 배타적 논리합 게이트(106,107)는 롬(109,110)의 어드레스를 반전시키기 위해, 배타적 논리합 게이트(108)은 롬에 보관된 내적중 계수 행렬의 행에 대한 내적 결과를 선택하는데 사용된다.
그런데, 각 롬으로부터의 내적을 가산하기 위하여 하나의 캐리가 필요하므로 2개의 롬으로 분리하면 입력 캐리가 2개인 특수한 가산기가 필요하다. 이 문제는 1을 더하는 가산기를 추가로 사용하여 해결할 수 있는데 하드웨어 자원이 더 필요하다는 문제가 발생한다. 따라서, 본 발명에서는 롬의 출력을 반전시키는 배타적 논리합 게이트중 하나를 변경하여, 반전 제어 신호선이 1이면 2의 보수를 직접 계산하는 2의 보수 생성기(112)를 사용한다. 도 4 에 도시된 2의 보수 생성기(112)는 롬의 출력을 반전시키는 배타적 논리합 게이트의 입력 부분에 간단한 게이트를 추가하여 2의 보수를 계산하는 기능을 추가한 것이다. 따라서, 1을 더하는 가산기를 별도로 사용하는 것보다 하드웨어 자원을 적게 사용하는 장점이 있다
따라서, 본 발명과 종래의 방법에서 사용되는 하드웨어 자원을 비교하면 사용하는 롬의 크기는 같지만 본 발명에서는 제 2 롬(110)의 입출력을 제어하는 제 2 다중화기(104)와 배타적 논리합 게이트(107), 그리고 2의 보수를 생성하기 위해 사용하는 제어 회로(61)가 추가로 사용된다. 그러나, 중간 결과를 보관할 필요가 없기 때문에 도 1 의 레지스터(11)와 타이밍 발생기(8)가 불필요하므로 하드웨어 자원의 사용량은 비슷하다.
도 3 은 본 발명에 의한 유한 임펄스 응답 필터의 주요 부분에 대한 동작 파형을 도시한 것이다.
클럭 CK는 필터의 전체 동작을 제어하는 기본 클럭이다. 다중화기의 출력을 선택하는 신호선 MSEL은 클럭(CK)의 4분주 클럭으로 MSEL=1이면 입력 데이터는 역순으로 변경된다. 하나의 롬(109 또는 110)으로 결합된 2개의 롬 블럭중 하나를 선택하는 신호선 RSEL은 클럭 CK의 2분주 클럭과 MSEL 신호선을 배타적 논리합시킨 파형인데 0이면 ROM0와 ROM3이, 1이면 ROM1와 ROM2가 선택된다. 따라서, 4배로 인터폴레이션된 필터의 출력이 기본 클럭마다 신호선 MSEL, RSEL의 조합에 의해 순차적으로 생성된다.
본 발명의 T탭 1:N 인터폴레이션 유한 임펄스 응답 필터에서 필터 계수 C(k) (k= 0,..,N-1)에 의해 구분되는
Figure kpo00012
크기의 롬 블럭 N개중 처음 N/2개를 순서대로 통합하여 하나의 롬(109)으로 구성하고, 나머지 N/2개를 역순으로 다른 롬(110)으로 구성한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기와 같은 본 발명은, 하나의 롬을 사용한 종래의 유한 임펄스 응답 필터를 사용하는 경우에 비해 하드웨어 자원의 사용을 증가시키지 않고 처리속도를 2배로 향상시키고, 고속 데이터 처리가 요구되는 광대역 디지털 통신의 변조기용 유한 임펄스 응답 필터 설계에 매우 유용하며, 또한 동일한 처리속도가 요구되는 경우에는 필터의 동작 속도를 1/2로 줄일 수 있는 효과가 있다.

Claims (6)

  1. 데이터를 저장하는 제 1 및 제 2 저장수단;
    각 기능부에 필요한 타이밍 클럭을 제공하는 클럭공급수단;
    외부로부터 입력되는 데이터 열을 상기 클럭공급수단의 클럭에 따라 시프트시키는 시프팅수단;
    읽기 영역을 선택하기 위한 제어신호를 상기 클럭공급수단의 클럭에 따라 생성하는 제어신호 생성수단;
    상기 시프팅수단으로부터 입력되는 데이터를 상기 클럭공급수단의 클럭에 따라 선택하여 상기 제 1 저장수단에 저장된 데이터를 읽기 위한 어드레스를 제공하는 제1 어드레스 발생수단;
    상기 시프팅수단으로부터 입력되는 데이터를 상기 클럭공급수단의 클럭에 따라 선택하여 상기 제 2 저장수단에 저장된 데이터를 읽기 위한 어드레스를 제공하는 제 2 어드레스 발생수단;
    상기 제 1 저장수단 및 제 2 저장수단의 데이터에 대한 보수 값을 계산하는 제 1 보수값 생성수단;
    상기 제 2 저장수단으로부터 출력되는 데이터에 대한 보수 값을 계산하는 제 2 보수값 생성수단; 및
    상기 제 1 및 제 2 보수값 생성수단으로부터 출력된 데이터를 가산하는 가산수단을 포함하여 이루어진 유한 임펄스 응답 필터.
  2. 제 1 항에 있어서,
    상기 시프팅수단은,
    외부로부터 입력되는 데이터 열을 상기 클럭공급수단의 클럭에 따라 시프트시키는 제 1 시프트 레지스터; 및
    외부로부터 입력되는 데이터 열을 상기 클럭공급수단의 클럭에 따라 시프트시키는 제 2 시프트 레지스터를 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  3. 제 2 항에 있어서,
    상기 각 어드레스 발생수단은,
    상기 제 1 및 제 2 시프트 레지스터의 출력을 상기 클럭공급수단의 클럭에 따라 다중화하는 다중화수단; 및
    다중화수단의 출력을 배타적 논리합하는 배타적 논리합 연산수단을 포함하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 제어신호 생성수단은,
    상기 클럭공급수단의 클럭을 입력받아 배타적 논리합하여 상기 제 1 및 제 2 저장수단의 읽기 영역을 선택하기 위한 제어신호를 상기 제 1 및 제 2 저장수단으로 제공하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  5. 제 4 항에 있어서,
    상기 제 1 보수값 생성 수단은,
    상기 다중화수단의 반전 제어신호와 상기 제 1 저장 수단의 출력을 입력받아 배타적 논리합하여 1의 보수값을 생성하는 것을 특징으로 하는 유한 임펄스 응답 필터.
  6. 제 5 항에 있어서,
    상기 제 2 보수값 생성 수단은,
    상기 다중화수단의 출력 신호와 제 2 저장 수단의 출력을 입력받아 2의 보수를 생성하는 2의 보수 생성기를 포함한 것을 특징으로 하는 유한 임펄스 응답 필터.
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