JPH04241521A - 畳込み符号の復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は畳込み符号を使用する符
号化／復号に係る。

【０００２】

【従来の技術】畳込み符号（繰返し符号とも呼ぶ）は本
質的に、符号器の入力に連続ビット列の形態で与えられ
たディジタルデータシーケンスから発生する符号である
。これらのデータは生成多項式によって畳込みされ、演
算は常にモジュロ２で行なわれる。簡単な畳込み演算で
は、ｎ個のＤフリップフロップの直列集合の形態のレジ
スタを含む符号器を使用する。該フリップフロップの夫
々の出力は、出力に符号化２進データ列を与える符号化
のために必要な特定の構成に従ってゲートによって組み
合わせられる。フリップフロップはシフトレジスタとし
て構成されており、従って、現行の情報ビットの符号化
は、現行の入力ビットの値と、先行するｎ個のビットの
値とに基づいて行なわれる。

【０００３】この種の符号器は、有限数の状態を有する
自動デバイスと考えることができ、その内部状態及び状
態間遷移は、トレリスの形で表され得る。このトレリス
内の１つのパスが、１つの符号語を表す符号化シーケン
スを示す。

【０００４】問題の種々の局面が、特に、「Ｐｒｉｎｃ
ｉｐｅｓ　　ｄｅｓ　　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ
　　ｎｕｍｅｒｉｑｕｅｓ」，　　Ａ．Ｊ．ビタビ　　
＆　　Ｊ．Ｋ．Ｏｍｕｒａ著（Ｇ．Ｂａｔｔａｉｌ翻訳
），　　Ｄｕｎｏｄ刊，　　１９８２、「Ｔｈｅｏｒｙ
　　ａｎｄ　　Ｐｒａｃｔｉｃｅ　　ｏｆ　　Ｅｒｒｏ
ｒ　　Ｃｏｎｔｒｏｌ　　Ｃｏｄｅｓ」，　　Ｒ．Ｅ．
Ｂｌａｈｕｔ著，　　Ａｄｄｉｓｏｎ−Ｗｅｓｔｌｅｙ
刊，１９８４、及び、「Ｅｌｅｍｅｎｔｓ　　ｄｅ　　
ｃｏｍｍｕｎｉｃａｔｉｏｎｓｎｕｍｅｒｉｑｕｅｓ」
，　　Ｊ．Ｃ．Ｂｉｃ，　　Ｂ．Ｄｕｐｏｎｔｅｉｌ　
　＆　　Ｊ．Ｃ．Ｉｍｂｅａｕｘ著，Ｄｕｎｏｄ刊，　
　１９８６、などの文献で論議されている。これらの論
文は、畳込み符号による符号化の一般原理を分かりやす
く十分に説明している。

【０００５】即ち、ディジタルビット列の符号化は、ト
レリスの１つの可能パスを追跡し、情報列の新しいビッ
トの各々がパスの１つのブランチを決定し同時に直後の
パスブランチに関する「パリティ」ビットを送出する動
作から成る。

【０００６】パリティビットは次に、受信器及び対応す
る復号器に伝送される。

【０００７】受信されたパリティビットは、伝送欠陥（
ノイズ、ジャミングなど）に起因するいくつかの誤りを
含む。

【０００８】従って、受信端における復号は、ノイズが
混入したパリティビット列をまず受信し、送信端で符号
器によって決定されたトレリスのパスを復元し、符号化
プロセスで該パスを選択した情報ビットシーケンスを再
生する動作を含む。

【０００９】ノイズが混入したディジタルビット列の最
も優れた復号方法は、「ビタビアルゴリズム」であり、
これは最尤復号アルゴリズムである。

【００１０】要約すると、このアルゴリズムの第１段階
では、可能なトレリスパス全部に対応する全部のパリテ
ィビット列と実際に受信した列とを比較し、各比較毎に
、２つの受信パリティビット間の間隔及び各ブランチの
対応ビット間の間隔を夫々計算する。この間隔をパスの
ブランチの長さに集積し、「ブランチメトリック」を決
定する。

【００１１】ビタビアルゴリズムの次の段階では、所与
のパス毎に複数の「ブランチメトリック」の和から成る
「パスメトリック」を決定する。このようにして解析さ
れたすべてのパスから、最小メトリックを有するパスを
選択する。

【００１２】上記のごとく、受信した各パリティビット
対毎に、可能パスの数が少なくとも２倍になる（符号の
歩留まり（ｙｉｅｌｄ）が１／ｎのときはパスの数がｎ
倍になるが、ｎ−１個のパスが除去される）。従って、
各段階毎に、一定数の拡張すべきパスが残る。これらを
「生き残りパス」と呼ぶ。

【００１３】１つのパスを拡張する毎に、可能なｎ個の
ブランチの１つが選択され、この選択は、該当する遷移
を符号器に与えた情報ビットを表すビットによって特徴
づけられる。言い替えると、該ビットが、復元されるべ
き原情報ビットである。

【００１４】ビタビアルゴリズムの最終段階では、前記
のごとく得られた生き残りパスを記憶し、これらを最新
のものから時間的に遡って逆方向に走査し、必要な情報
（より正確に定義すると、送信された原シーケンスの最
適推定値、即ち最尤推定値）を表すパスを１つだけ保持
する。

【００１５】本発明の回路によって実行されるこの段階
は当分野で一般に「トレースバック段階」と呼ばれてい
る。

【００１６】この機能を実行するために種々のハードウ
ェア及びソフトウェアが提案されている。

【００１７】本発明の目的は、ハードウェア中でアルゴ
リズムのこの段階を高速で実行でき、従って入力データ
列を高い情報伝送速度で実時間処理し得る特定回路構造
を提案することである。

【００１８】トレースバック原理は、それ自体公知であ
り、先に決定された生き残りパスをメモリに記憶するが
、実際には、ブランチの数が異なるパスだけをメモリに
記憶する。この数を「トランケーション長」Ｌと呼ぶ。

【００１９】実際には、生き残りパスは、最新のＬ個の
ブランチだけが違うので、いくつかのブランチまでトレ
ースバックすると、すべてのパスが、全くあいまいさの
ない１つのパスに収束する。

【００２０】生き残りパスは、各々がＮビットの語を３
Ｌ個（Ｎ＝２ｎはトレリスの状態数、Ｌは考察中の符号
のトランケーション長）収容する深さ３のメモリに記憶
される。

【００２１】これらの３つのブロックの１つが書込みに
使用され、残りの２つが読取りに使用される。書込みブ
ロックはいっぱいになると読取りモードに切換えられる
。また、読取りモードのブロックは、先にいっぱいにな
ったものから順に書込みモードに切換えられる。このプ
ロセスが繰返される。

【００２２】メモリに１語が書込まれる度毎に、メモリ
から同時に２語が読取られる（即ち、読取り速度は書込
み速度の２倍である）。その結果として、パス読取りシ
ステムは、トランケーション長の２倍の長さまでパスを
トレースバックする。

【００２３】トレースバックしたパスは、Ｌ個のノード
後に全部のパスの収束点に戻る。２番目のトランケーシ
ョン長までトレースバックしたパスが間違いなく所望の
パスであり、このパスが、伝送されたビットの再生に必
要なパスであるとはっきりと判断することができる。

【００２４】図１は、この段階を実行するための従来の
ハードウェア装置の概略図である。

【００２５】メモリ１０は、各々がＮビットの語をＬ個
含むブロックを３つ有する。このメモリは、入力側に、
データＤと読取りアドレスＡｌと書込みアドレスＡｅと
を受信する。

【００２６】メモリ１０の出力は、２ｎビットから形成
された語Ｄ、即ち：

【００２７】

【数１】

【００２８】と表記される語を与える。

【００２９】データ語ＤのビットＢｉは、ノードｉに関
する決定を表す。ｉが２進数のとき、ｉの値は、ｎビッ
トの語によって、例えば： ｉ＝｛Ａｎ−１Ａｎ−２．．．Ａ０｝ と表記できる。

【００３０】後述する実施例ではｎ＝６を用いたので、
Ｎ＝２６＝６４である。これは常用の値であるが、本発
明はこの値に限定されない。

【００３１】従って語ＤはビットＢｉを使って：Ｄ＝Ｂ
０，Ｂ１．．．Ｂｉ．．．Ｂ６３と表記できる。

【００３２】添え字ｉは６ビット語によって：ｉ＝｛Ａ
５Ａ４．．．Ａ０｝ と表記できる。

【００３３】ｉ番目のビットＢｉが、先行段階のノード
ｊからノードｉに達するように符号器から出力された情
報ビットを表すので、先行ノードｊを容易に決定し得る
。その番号は、原ノードの番号を２で除算して得られた
商と、ビットＢｉに２ｎ−１を乗算して得られた積との
和である。即ち： ｊ＝ｉ／２＋Ｂｉ・２ｎ−１ である。

【００３４】Ｎ＝２ｎなので、番号ｉはシフトレジスタ
に記憶され得るｎビットに符号化される。上記の演算は
、レジスタを右にシフトし、レジスタの入力（最上位ビ
ットを含む最も左のフリップフロップ）にビットＢｉを
入れることによって容易に実行される。

【００３５】これまでに使用されたハードウェア装置（
図１）では、２ｎ入力１出力マルチプレクサ（図示の実
施例では６４入力１出力マルチプレクサ１１）の２ｎ個
の入力に夫々ビットＢ０，Ｂ１．．．が印加され、その
ビットＳ（ｔ）が出力される。出力ビットＳ（ｔ）は、
語｛Ｓ（ｔ−１），．．．Ｓ（ｔ−ｎ）｝（考察中の実
施例では６ビット語｛Ｓ（ｔ−１），．．．Ｓ（ｔ−６
）｝，）によって制御されるマルチプレクサによって時
刻ｔにメモリ１０に与えられた読取りアドレスから選択
されたビット語Ｂｉである。

【００３６】この回路では、ｎ個（考察中の実施例では
ｎ＝６）のカスケード接続されたフリップフロップ１３
を含むシフトレジスタ１２を使用しており、これを以後
「トレースバックレジスタ」と呼ぶ。各フリップフロッ
プは、マルチプレクサ制御語のビットの１つを出力する
。最終フリップフロップは、必要な情報ビットを（アル
ゴリズムに固有のｎ段階の遅延を伴って）出力する。

【００３７】

【発明が解決すべき課題】このハードウェア装置は、見
掛けは簡単であるにもかかわらず、ｎが比較的大きい値
であるときに（例えば考察中の実施例のように、ｎ＝６
のときに）、多重演算に比較的長時間を要し、システム
の最大動作速度が制限されるという重大な欠点を有する
。

【００３８】システムがループ状なので、内部時間遅延
（ハードウェア、主としてマルチプレクサに由来し、従
って使用技術に左右され易い遅延）に極めて敏感であり
、入力データ情報処理速度は必然的に、全部の内部遅延
の累積結果と適合し得る速度に制限される。

【００３９】本発明の目的は、トレースバック動作の実
行速度を促進するために、前記のごとき多重化の遅延を
解消し得るトレースバックアルゴリズムを実行する新規
なハードウェアアーキテクチャを提案することである。

【００４０】

【課題を解決するための手段】本発明の回路は前記種類
の回路、即ち、ｎ個のフリップフロップを有する符号器
による符号化によって生じた可能遷移図を表わすトレリ
スの複数のパスの逆走査を含むビタビアルゴリズムの段
階を実行する回路において、トレリスの各ノードがＮ＝
２ｎビットの語によって表されており、符号化中に決定
されたトレリスのパスを復元し、該パスを採用した情報
ビットシーケンスを再生するために、前記回路が、複数
の可能な生き残りパスから最小メトリックを有するパス
を選択する畳込み符号の復号回路である。

【００４１】本質的に本発明は、多重化動作を、シフト
レジスタの複数のフリップフロップ間で行なわれるより
簡単な複数の多重化動作に分割すること、言い替えると
、従来技術のように１つのマルチプレクサの出力にレジ
スタをユニットとして接続する代わりに、複数の多重化
回路とトレースバックレジスタの複数の段とをインタリ
ーブすることを提案する。

【００４２】従ってトレースバックレジスタは、レジス
タの隣合う２つの段の間にインタリーブされた少なくと
も１つの多重化回路を含む分布構造を有する。

【００４３】これらのアーキテクチャによって、より簡
単な、従ってより高速のマルチプレクサを使用すること
が可能である。

【００４４】本発明の第１の畳込み符号の復号回路は、
上記目的を達成するために、ｎ個のフリップフロップを
有する符号器による符号化によって生じた可能遷移図を
表わすトレリスの複数のパスの逆走査を含むビタビアル
ゴリズムの段階を実行する回路であり、トレリスの各ノ
ードがＮ＝２ｎビットの語によって表されており、符号
化中に決定されたトレリスのパスを復元し、該パスを採
用した情報ビットシーケンスを再生するために、前記回
路が、複数の可能な生き残りパスから最小メトリックを
有するパスを選択する畳込み符号の復号回路であって、
前記回路が、前記Ｎ＝２ｎビットの複数の語を記憶する
メモリと、前記メモリの出力にカスケード接続されたｎ
群の２入力１出力マルチプレクサとを含み、前記マルチ
プレクサは、メモリの２ｎ個の出力を順次組み合わせて
１つの出力を生成し、各マルチプレクサの出力にＤフリ
ップフロップが配備されており、１つの最終フリップフ
ロップが、所望パスを表す情報ビットを逐次出力し、各
マルチプレクサの選択信号が前記最終フリップフロップ
の出力であることを特徴とする。

【００４５】本発明の第２の畳込み符号の復号回路は、
上記目的を達成するために、ｎ個のフリップフロップを
有する符号器による符号化によって生じた可能遷移図を
表わすトレリスの複数のパスの逆走査を含むビタビアル
ゴリズム段階を実行する回路であり、トレリスの各ノー
ドがＮ＝２ｎビットの語によって表されており、符号化
中に決定されたトレリスのパスを復元し、該パスを採用
した情報ビットシーケンスを再生するために、前記回路
が、複数の可能な生き残りパスから最小メトリックを有
するパスを選択する畳込み符号の復号回路であって、前
記回路が、ＭがＭ＝２ｍの形態でＮの約数であるとき、
前記Ｎ＝２ｎビットの複数の語を、各Ｍビットを個別に
選択できるＮ／Ｍ個のブロックの形態で記憶し、各ブロ
ックの出力を幅Ｍビットの共通バスに与えるメモリと、
前記Ｍビットのブロックの１つを選択し、前記バスに与
える選択回路と、前記バスに与えられたＭビットを、各
バスラインとマルチプレクサの対応入力との間に挿入さ
れたＤフリップフロップを介してその入力に受信するＭ
入力１出力マルチプレクサと、マルチプレクサの出力に
接続されたＤフリップフロップの直列集合とを含み、前
記直列集合の最終フリップフロップが、所望パスを表す
情報ビットを逐次出力し、マルチプレクサの選択信号、
及び選択回路のコマンド信号が、前記直列集合の継続す
るフリップフロップの夫々の出力であることを特徴とす
る。

【００４６】

【実施例】添付図面に示す２つの実施例に基づいて本発
明をより詳細に以下に説明する。

【００４７】図２によれば、データメモリ２０は、語の
記憶系の編成が多少修正されている以外は図１のメモリ
１０と同じ構造を有している（即ち、各々がＮビットの
語をＬ個含むブロックを３つ有しており、入力にデータ
Ｄ’、読取りアドレスＡｌ及び書込みアドレスＡｅを受
信する）。

【００４８】より詳細に説明すると、この回路において
、メモリ２０は、２ｎビットの形態の語Ｄ’、即ち式：

【００４９】

【数２】

【００５０】で表記される形態の語から構成されている
。

【００５１】Ｂ’ｊ＝Ｂｉ（従来構成のビット）で、ｊ
が２進数の式： ｊ＝｛Ａ０Ａ１．．．Ａｎ−１｝ で表記されるとき、ｉは２進数の式： ｉ＝｛Ａｎ−１Ａｎ−２．．．Ａ０｝ で表記され得る。

【００５２】考察中の（非限定的）実施例ではＮ＝２ｎ
＝６４であるから、メモリは、各々が６４ビットの語Ｄ
’、即ち式： Ｄ’＝Ｂ’０，Ｂ’１．．．Ｂ’ｊ．．．Ｂ’６３で表
記される語を含む。

【００５３】Ｂ’ｊ＝Ｂｉ（従来構成のビット）で、ｊ
が２進数の式： ｊ＝｛Ａ０Ａ１．．．Ａ５｝ で表記されるとき、ｉは２進数の式： ｉ＝｛Ａ５Ａ４．．．Ａ０｝ で表記され得る。

【００５４】このように構成されたディジタル語Ｄ’が
、複数の２入力１出力マルチプレクサの入力に与えられ
る。この実施例で、マルチプレクサの数はＮ／２＝２ｎ
−１＝３２であり、従って、語Ｄ’の最初のＮ／２ビッ
トと同じ語の最終Ｎ／２ビットとの間で選択が行なわれ
る。

【００５５】これらのマルチプレクサのコマンドビット
は全部のマルチプレクサに共通であり、トレースバック
レジスタのビットＳ（ｔ−ｎ）である。このレジスタの
構造及び必要ビットを得る方法に関しては後述する。

【００５６】言い替えると、Ｎ／２個のマルチプレクサ
２１の夫々の入力は、

【００５７】

【数３】

【００５８】（但し、０≦ｉ≦（２ｎ−１−ｌ）であり
、共通コマンドビットＳ（ｔ−ｎ）を有する。該マルチ
プレクサはビットＢｉ（１）を出力する（但し、ｉ＝｛
０．．．（２ｎ−１−１）｝である。

【００５９】各マルチプレクサの出力は、トレースバッ
クレジスタの第１段を構成する各Ｄフリップフロップ３
１に与えられる。トレースバックレジスタの第１段を構
成する並列なフリップフロップ３１の数は勿論、マルチ
プレクサの数（Ｎ／２＝３２）と同じである。

【００６０】各フリップフロップ３１の出力は、第２グ
ループの複数の２入力１出力マルチプレクサ２２に与え
られる。この実施例ではマルチプレクサ２２の数はＮ／
４＝２ｎ−２＝１６であり、これらのマルチプレクサは
、先段で選択されたＮ／２個のビットＢｉ（１）のグル
ープの前半ビットと後半ビットとの間の選択を行なう。

【００６１】Ｎ／４個のマルチプレクサ２２の各入力は

【００６２】

【数４】

【００６３】（但し、０≦ｉ≦（２ｎ−２−１））であ
る。該マルチプレクサの共通コマンドビットは、トレー
スバックレジスタのビットＳ（ｔ−ｎ）である、即ち、
先段のマルチプレクサ２１と同じコマンドビットを有す
る（これは、印加信号を１クロック位相だけ遅延させる
中間フリップフロップ３１の存在によって得られる）。 これらのマルチプレクサはビットＢｉ（２）（但し、ｉ
＝｛０．．．（２ｎ−２−１）｝を出力する。

【００６４】Ｎ／４個のマルチプレクサ２２の出力ビッ
トＢｉ（２）は、トレースバックレジスタの第２段を構
成するＮ／４個のＤフリップフロップ３２の各々に与え
られる。

【００６５】次の段も同様に構成され、各段毎に素子の
数が１／２になる。図示の実施例で、第３段は、Ｎ／８
＝８個のマルチプレクサ２３とＮ／８＝８個のＤフリッ
プフロップ３３とを含み、第４段は、Ｎ／１６＝４個の
マルチプレクサ２４とＮ／１６＝４個のＤフリップフロ
ップ３４とを含み、第５段はＮ／３２＝２個のマルチプ
レクサ２５とＮ／３２＝２個のＤフリップフロップ３５
とを含む。これらのすべての２入力１出力マルチプレク
サは同じコマンドビットＳ（ｔ−ｎ）を有する。

【００６６】最終の第６段は、１つの２入力１出力マル
チプレクサ２６を含み、そのコマンドビットもやはりビ
ットＳ（ｔ−ｎ）である。このビットは、この最終マル
チプレクサの出力に接続された単一フリップフロップ３
６を含むトレースバックレジスタの最終段から出力され
る。このフリップフロップはまた、必要な情報ビットも
送出する。

【００６７】図３は、マルチプレクサ及びフリップフロ
ップの数を減らし、しかも十分な処理速度を維持し得る
別の実施例を示す。

【００６８】この回路においては、図２の実施例のよう
にマルチプレクサとトレースバックレジスタとを完全に
インタリーブする代わりに、トレースバックレジスタの
第１段だけを多重化回路の入力側に配置し、残りの段を
単一ブロックとして構成している。

【００６９】このために、メモリ２０は、各々が例えば
８ビット語を記憶する複数のブロック２０ａ，２０ｂ，
．．．２０ｈに分割され、（個別ブロックを選択するた
めに外部制御信号を使用できるように）各ブロックが高
インピーダンス出力状態を有している。これらのブロッ
クは幅８ビットの共通バス４０に接続されている。 図示の実施例においては、各々が８ビットの８つのブロ
ックが並列に配置されている。

【００７０】アドレス復号器５０は、１つのブロックを
起動し、残りの全部のブロックを高インピーダンス状態
に維持する（選択信号ＣＳ１〜ＣＳ８）。

【００７１】バス４０上の８ビットは、トレースバック
レジスタの第１段を構成する８個１組のＤフリップフロ
ップ３１に与えられ、これらのフリップフロップの出力
は８入力１出力マルチプレクサ６０に与えられる。該マ
ルチプレクサ６０は単一出力に情報ビットＳ（ｔ−１）
を送出する。

【００７２】出力側には、フリップフロップ３２〜３６
の形態のトレースバックレジスタの残りのｎ−１段（考
察中の実施例では５段）が存在する。最終フリップフロ
ップが、必要な情報ビットＳ（ｔ−６）を送出する。

【００７３】８入力１出力マルチプレクサは、予め選択
された８つのビットＳ（ｔ）から所望ビットを選択する
ためにマルチプレクサの直後のシフトレジスタの３つの
段のビットＳ（ｔ−４）、Ｓ（ｔ−３）、Ｓ（ｔ−２）
によって制御される。

【００７４】アドレス復号器自体は、ビットＳ（ｔ−ｎ
），Ｓ（ｔ−ｎ＋１）．．．Ｓ（ｔ−４）、即ち考察中
の実施例ではトレースバックレジスタの最終３段のビッ
トＳ（ｔ−４），Ｓ（ｔ−５）及びＳ（ｔ−６）によっ
て制御される。

【００７５】メモリ２０の種々のブロックのデータ記憶
の割り当てに関して説明すると、第１ブロック２０ａは
ビットＢ０，Ｂ８，Ｂ１６，Ｂ２４，Ｂ３２，Ｂ４０，
Ｂ４８及びＢ５６を記憶し、第２ブロック２０ｂは、ビ
ットＢ１，Ｂ９，．．．Ｂ５７を記憶し、以下同様にし
て、第８ブロック２０ｈはビットＢ７，Ｂ１５，．．．
Ｂ６３を記憶する。

【００７６】本発明の回路のいずれの実施例においても
、ビタビトレースバックアルゴリズムの実行速度をかな
り促進できる。

【００７７】実際、得られる速度増加の割合は、符号器
の状態数に左右され、図１に示す従来技術の回路の２〜
１０倍になる。符号器の状態数が多いとき（記載の実施
例のように６４状態とき）、速度増加は約３〜４倍にな
る。

【図面の簡単な説明】

【図１】従来技術のビタビアルゴリズムのトレースバッ
ク段の概略図である。

【図２】図１と同じ機能を実行する本発明のアーキテク
チャの第１実施例の概略図である。

【図３】図１と同じ機能を実行する本発明のアーキテク
チャの第２実施例の概略図である。

【符号の説明】

１０，２０　　メモリ ２１，２２，２３，２４，２５，２６　　マルチプレク
サ３１，３２，３３，３４，３５，３６　　フリップフ
ロップ４０　　バス ５０　　アドレス復号器 ６０　　マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ｎ個のフリップフロップを有する符号
   器による符号化によって生じた可能遷移図を表すトレリ
   スの複数のパスの逆走査を含むビタビアルゴリズムの段
   階を実行する回路であり、トレリスの各ノードがＮ＝２
   ｎビットの語によって表されており、符号化中に決定さ
   れたトレリスのパスを復元し、該パスを採用した情報ビ
   ットシーケンスを再生するために前記回路が、複数の可
   能な生き残りパスから最小メトリックを有するパスを選
   択する畳込み符号の復号回路であって、前記回路が、前
   記Ｎ＝２ｎビットの複数の語を記憶するメモリと、前記
   メモリの出力にカスケード接続されたｎ群の２入力１出
   力マルチプレクサとを含み、前記マルチプレクサは、メ
   モリの２ｎ個の出力を順次組み合わせて１つの出力を生
   成し、各マルチプレクサの出力にＤフリップフロップが
   配備されており、１つの最終フリップフロップが、所望
   パスを表す情報ビットを逐次出力し、各マルチプレクサ
   の選択信号が前記最終フリップフロップの出力であるこ
   とを特徴とする畳込み符号の復号回路。
2. 【請求項２】　　ｎ個のフリップフロップを有する符号
   器による符号化によって生じた可能遷移図を表わすトレ
   リスの複数のパスの逆走査を含むビタビアルゴリズム段
   階を実行する回路であり、トレリスの各ノードがＮ＝２
   ｎビットの語によって表されており、符号化中に決定さ
   れたトレリスのパスを復元し、該パスを採用した情報ビ
   ットシーケンスを再生するために前記回路が、複数の可
   能な生き残りパスから最小メトリックを有するパスを選
   択する畳込み符号の復号回路であって、前記回路が更に
   、ＭがＭ＝２ｍの形態でＮの約数であるときに、前記Ｎ
   ＝２ｎビットの複数の語を、各Ｍビットを個別に選択で
   きるＮ／Ｍ個のブロックの形態で記憶し、各ブロックの
   出力を幅Ｍビットの共通バスに与えるメモリと、前記Ｍ
   ビットのブロックの１つを選択し、前記バスに与える選
   択回路と、前記バスに与えられたＭビットを、各バスラ
   インとマルチプレクサの対応入力との間に挿入されたＤ
   フリップフロップを介してその入力に受信するＭ入力１
   出力マルチプレクサと、マルチプレクサの出力に接続さ
   れたＤフリップフロップの直列集合とを含み、前記直列
   集合の最終フリップフロップが、所望パスを表す情報ビ
   ットを逐次出力し、マルチプレクサの選択信号、及び選
   択回路のコマンド信号が、前記直列集合の継続するフリ
   ップフロップの夫々の出力であることを特徴とする畳込
   み符号の復号回路。