CN100454764C - 存活路径存储器电路及使用该电路的维特比解码器 - Google Patents

Abstract

一种存活路径存储器电路以及使用该电路的维特比解码器。该维特比解码器，由分支测量值产生单元、相加比较选择单元、存活路径存储器电路以及解码单元构成，该存活路径存储器电路包含：多组存活路径，每组存活路径由多个串接的多工器构成，各多工器除了将输出端连接至同一组的多工器的输入端外，还连接至其他组存活路径的多工器的输入端；以及多组决定位路径，分别接收多组相加比较选择单元所输出的决定位信号，并经由多个暂存器节点将决定位信号延迟不同时间，同时将各暂存器节点的输出端连接至各组存活路径的多工器的选择端；其中，存活路径与决定位路径的数据流向相反。

Description

存活路径存储器电路及使用该电路的维特比解码器

技术领域

本发明涉及存活路径存储器电路，特别是涉及利用储存决定位路径的数据取代储存存活路径的数据的存活路径存储器电路，藉以减少该存活路径存储器电路的存储器需求。

背景技术

部分响应最大可能性(Partial Response Maximum Likelihood，以下简称PRML)系统可较可靠地从光盘/数字通用光盘(Compact Disk/DigitalVersatile Disk，CD/DVD)上读取(retrieve)8至14位调制(Eight-to-Fifteen Modulation，EFM)信号。而维特比(Vitrebi)解码器则经常被使用于该PRML系统，藉以实现最大可能性检测。

图1显示一般维特比解码器的方块图。如该图所示，维特比解码器一般包含一分支测量值(branch metric)产生单元11、一相加比较选择(Add-Compare-Select，以下简称ACS)单元12、一存活路径存储器电路(Survivorpath memory circuit)13、以及一解码单元(decoding unit)14。分支测量值产生单元11根据编码数据计算出每个分支所对应的测量值(metric)，并输出给ACS单元12。该分支测量值产生单元11的计算方法一般是求出编码数据与该分支的预估数据的间的距离，例如平均平方间距(Mean-Square-Distance)。而ACS单元12则根据各分支测量值以及各状态测量值(statemetric)的相加结果中，选择出最小的相加结果作为存活的状态测量值，并输出比较值作为决定位。存活路径存储器电路13即利用该决定位选择所对应的存活路径值。存活路径存储器电路13则利用存储器记录各路径状态的结果，并利用解码单元14(例如一多数表决电路(majority vote circuit))来选择出一路径状态的数据作为解码数据。

图2显示一般2状态格子图(trellis diagram)的存活路径存储器电路的数据流向图(Data flow chart，DFC)。如该图所示，每个路径的多工器Mux的输出端均配置一暂存器D来储存多工器Mux所产生的输出值。由ACS单元12所输出的每个决定位同时连接至一组存活路径的所有多工器，来选择多工器的信号。因此，对于8状态格子图的存活路径存储器电路而言，则必须具备8组暂存器来储存多工器所产生的输出值。

但是，PRML系统在解码EFM信号的应用上，由于EFM信号具有持续长度(游程长度)限制(Run length limited，以下简称RLL)的特性，亦即EFM信号的RLL特性中，定义最短的持续长度(Run length)为3个最小记录单位T。所以，如图3所示，在针对EFM信号解码时，根据EFM信号的持续长度限制可得到一个简化的格子图。亦即，该格子图简化成6个状态，分别为状态S0(000)、状态S1(001)、状态S2(011)、状态S3(100)、状态S4(110)、以及状态S5(111)。由于最短的游程长度为3T，所以不会有(010)与(101)的状态产生。而且，状态S1(001)、状态S2(011)、状态S3(100)、以及状态S4(110)均只有一个分支(branch)。所以简化后的格子图较未简化的格子图的状态及分支减少许多。

图4显示一般应用于图3格子图的维特比解码器的部分架构图。如该图所示，该维特比解码器包含一ACS单元22、存活路径存储器电路13、以及解码单元14。由于格子图已简化，所以ACS单元22仅包含两个ACS处理器221、222、两个加法器、以及6个暂存器225-230。而且，由于格子图已简化，存活路径存储器电路13只有在存活路径0与存活路径5配置多工器，其余的存活路径1-4只需将数据经由暂存器延迟后，传至另一存活路径存储器或多工器即可。而存活路径存储器电路13的路径存储器长度可根据不同的格子图来设计。解码单元14利用多数表决电路，从6个分支存活路径所输出的数据中，表决出多数的数据作为解码数据输出。

图5显示图4存活路径存储器电路的数据流向图。如图5所示，存活路径存储器电路是由多个多工器Mux以及路径存储器(暂存器)D、2D、3D所构成，其中所谓的路径存储器D是指延迟一个触发脉冲的暂存器、路径存储器2D是指延迟二个触发脉冲的暂存器、以及路径存储器3D是指延迟三个触发脉冲的暂存器。从ACS单元22所输出的两个决定位分别输入至存活路径存储器电路13的两组存活路径的多工器。由于每个路径在每个工作周期均利用一存储器来储存数据，而每组路径的多工器是接收相同的决定位信号，若能以控制多工器的选择信号的时序，则可有效减少每个路径的存储器使用量。

发明内容

鉴于上述问题，本发明的目的是提出一种改变多工器的选择信号的时序，藉以降低所需存储器的存活路径存储器电路及使用该电路的维特比解码器。

为实现上述目的，本发明的存活路径存储器电路包含：多组存活路径，每组存活路径由多个串接的多工器所构成，且各多工器除了将输出端连接至同一组的多工器的输入端外，还连接至其他组存活路径的多工器的输入端；以及多组决定位路径，分别接收多组决定位信号，并经由多个暂存器节点将决定位信号延迟不同时间，同时将各暂存器节点的输出端连接至各组存活路径的多工器的选择端；其中，存活路径与决定位路径的数据流向相反。

由于该存活路径存储器电路的存活路径的存储器由决定位路径的暂存器所取代，在决定位路径少于存活路径的情形下，可减少该存活路径存储器电路的存储器使用量。

附图说明

图1显示一般维特比解码器的方块图。

图2显示一般2状态格子图的存活路径存储器电路的数据流向图。

图3所示为针对EFM信号解码时，根据EFM信号的持续长度限制可得到一个简化的格子图。

图4显示一般应用于图3格子图的维特比解码器的部分架构图。

图5显示图4存活路径存储器电路的数据流向图。

图6显示将图5的决定位信号以节点方式输入至多工器的数据流向图

图7显示时间参考线在输入端的存活路径存储器电路的数据流向图。

图8显示时间参考线向右移动一工作周期的存活路径存储器电路的数据流向图。

图9显示将图8的时间参考线向右移动一工作周期的存活路径存储器电路的数据流向图。

图10显示本发明活路径存储器电路的实施例。

图11显示本发明活路径存储器电路的另一实施例。

附图标号说明

51、52、53、54、55第一决定位路径节点

61、62、63、64、65第一存活路径的多工器

71、72、73、74、75第二存活路径的多工器

81、82、83、84、85第二决定位路径节点

具体实施方式

以下参考图式详细说明本发明存活路径存储器电路以及使用该电路的维特比解码器。由于一般存活路径存储器电路的每个路径在每个工作周期均利用一存储器来储存数据，而每组路径的多工器接收相同的决定位信号。因此只要控制多工器的选择信号的时序，亦即控制决定位输入至多工器的时序，则可省略每个路径的存储器。

图6显示将图5的决定位信号以节点(node)方式输入至多工器的数据流向图。如图6显示，该存活路径存储器电路将决定位信号从电路输出端(图6的右方)经由多个第一决定位节点51-55与第二决定位节点81-85连接至第一存活路径多工器61-65与第二存活路径多工器71-75。由于每个决定位节点51-55、81-85只是单纯的连接，因此该存活路径存储器电路的连接方式实质上与图5相同。由于将决定位信号利用决定位节点51-55、81-85连接至各多工器61-65、71-75，因此该存活路径存储器电路可根据多工器与节点位置分成多个阶段位置。

图7、图8、图9显示以不同的时间参考线(图中的垂直虚线)所描述的存活路径存储器电路的数据流向图。如图7所示，时间参考线位于电路的输入端，在此状况下，该电路与图6所示的电路相同。以下将以时间参考线的移动来说明本发明存活路径存储器电路的设计原理。若该时间参考线向右移动并经过一个多工器(一个阶段位置)，亦即经过一个工作周期，则表示所移动的区域的参考时间改变，所以数据流向向左的路径需藉由暂存器增加一时间延迟D，而数据流向向右的路径省略一暂存器以减少一时间延迟D。亦即，输入至多工器的决定位信号的数据流向向左，所以必须增加一暂存器来延迟时间，而各存活路径为数据流向向右的路径，则必须省略一暂存器来减少一时间延迟D。所以，只要是时间参考线向右移动，则如该时间参考线的上下方的箭号所示，所经过的路径只要是箭号向左，则必须增加暂存器，而路径只要是箭号向右，则必须省略暂存器。

根据此原理，图8显示时间参考线向右移动一工作周期的电路。如该图所示，由于时间参考线向右移动一工作周期，所以所经过的存活路径均省略一暂存器。例如原本为1D暂存器的路径，则不需要该暂存器；原本2D暂存器的路径，则变为1D暂存器的路径；以及原本3D暂存器的路径，则变为2D暂存器的路径。所以，输入端1信号直接连接至多工器61、输入端1信号经过1D暂存器连接至多工器72、以及输入端1信号经过2D暂存器连接至多工器73；输入端0信号直接连接至多工器71、输入端0信号经过1D暂存器连接至多工器62、以及输入端0信号经过2D暂存器连接至多工器63。所以，根据图7与图8所示，该存活路径存储器电路可减少6存储器单元。

图9显示将图8的时间参考线向右移动一工作周期的电路。如该图所示，由于时间参考线再向右移动一工作周期，所以所经过的存活路径均省略一暂存器，而所经过的决定位路径增加一暂存器。所以，多工器61的输出信号直接连接至多工器62、输入端1信号直接连接至多工器72、以及输入端1信号经过1D暂存器连接至多工器73；多工器71的输出信号直接连接至多工器72、输入端0信号直接连接至多工器62、以及输入端0信号经过1D暂存器连接至多工器63。同时，节点52经过一暂存器连接至节点51，且节点82经过一暂存器连接至节点81。所以，根据图8与图9所示，该存活路径存储器电路可减少4存储器单元。

图10显示本发明活路径存储器电路的实施例。如该图所示，由于时间参考线由右至左经过每阶段位置存活路径与决定位路径，所以，所经过的每阶段的存活路径均省略一暂存器，而所经过的决定位路径增加一暂存器。所以，从图10可清楚了解，该存活路径存储器电路的存活路径的所有暂存器已被省略，相对的在决定位路径增加暂存器。但由于决定位路径少于存活路径，所以整体而言，该存活路径存储器电路的存储器使用量可大为降低，降低的比例是根据决定位路径个数与存活路径的个数而定。亦即，决定位路径个数与存活路径的个数比值越小，则存储器使用量降低的比例越大。若决定位路径个数与存活路径的个数相等，则存储器的使用量没有改变。

图11显示本发明活路径存储器电路的另一实施例。在上一实施例中，各存活路径均未包含任何暂存器，因此输入端信号必须在一工作周期内从输入端传至输出端。在此情形下，若存活路径太长，则因为电路的延迟，会产生输入端信号无法在一个工作周期内从输入端传达到输出端的状况。所以，本实施例是在适当位置在各存活路径增加一暂存器，以及省略决定位路径的暂存器，如图11所示。例如，在1/2长度的位置或1/3及2/3长度的位置保持原来状态。所以，在本实施例中，数据并不需在一工作周期内从输入端传至输出端，而只需传递部分(1/3或1/2)长度即可。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的精神，本领域的技术人员可进行各种变形或变更。

Claims (8)

1.一种存活路径存储器电路，使用于维特比解码器内，用来接收维特比解码器内的相加比较选择电路的多个决定位信号，并根据前述决定位信号选择并记录存活路径的数据，前述存活路径存储器电路包含：

多组存活路径，每组存活路径由多个串接的多工器所构成，且各多工器除了将输出端连接至同一组的多工器的输入端外，还连接至其他组存活路径的多工器的输入端；以及

多组决定位路径，接收前述多个决定位信号，并经由多个暂存器节点将决定位信号延迟不同时间，同时将每组决定位路径的各暂存器节点的输出端连接至对应的一组前述存活路径的对应多工器的选择端；

其中，前述存活路径与决定位路径的数据流向相反。

2.如权利要求1所述的存活路径存储器电路，其中前述多组存活路径以及相互连接路径在预设位置分别配置一暂存器，同时移除在前述预设位置的前述决定位路径的暂存器。

3.如权利要求2所述的存活路径存储器电路，其中前述预设位置为存活路径的1/2长度的位置。

4.如权利要求2所述的存活路径存储器电路，其中前述预设位置为存活路径的1/3与2/3长度的位置。

5.一种维特比解码器，由分支测量值产生单元、相加比较选择单元、存活存储器电路以及解码单元所构成，其特征为前述存活存储器电路包含：

多组存活路径，每组存活路径由多个串接的多工器所构成，且各多工器除了将输出端连接至同一组的多工器的输入端外，还连接至其他组存活路径的多工器的输入端；以及

多组决定位路径，接收前述相加比较选择电路所输出的多个决定位信号，并经由多个暂存器节点将决定位信号延迟不同时间，同时将每组决定位路径的各暂存器节点的输出端连接至对应的一组前述存活路径的对应多工器的选择端；

其中，前述存活路径与决定位路径的数据流向相反。

6.如权利要求5所述的维特比解码器，其中前述多组存活路径以及相互连接路径在预设位置分别配置一暂存器，同时移除在前述预设位置的前述决定位路径的暂存器。

7.如权利要求6所述的维特比解码器，其中前述预设位置为存活路径的1/2长度的位置。

8.如权利要求6所述的维特比解码器，其中前述预设位置为存活路径的1/3与2/3长度的位置。

Images