JPS60500694A - サイクリツク・ブロツク符号を用いたバ−スト誤り訂正 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 サイクリック・ブロック符号を用いた バースト誤り訂正 発明の分野 本発明はボース−チャドリーホラケンヘム（Ｂｏｓｅ　−ｃｈａｕｄｈｕｒｉ　 −Ｈｏｃｑｕｅｎｇｈｅｍ　）　（Ｂ　ＣＦ（）型のサイクリック・ブロック符 号の符号器および復号器に、細目的にはバースト誤り訂正能力を有する直列符号 器および復号器磁気バブル装置および半導体シフト　レジスタ等を用いた高速度 技術が発明されるまではＢＣＨ型の符号器および復号器は符号器つパリティ・チ ェック・ビットおよび復号器のシンドロームを発生する２進割算を実行するのに 分布して存在する一連の排他的ＯＲゲートを使用して巽た。

本発明者の”サイクリック・ブロック符号用単−誤り訂正復号器の磁気ドメイン 符号器の設計と実現例″。

ベルシステムテクニカルジャーナル（Ｂｅ１ｌ　３ｙｓｔｅｍ’Ｊ’ｅｃｈｎｉ ｃａｌ　、丁ｏｕｒｎａｌ　）　１９７２年２月の論文では２進割算を行うのに 単一の排他的ＯＲゲート装置を使用していた。しかし、該ゲート装置の幾何学的 形状は磁気ドメイン技術に特有のものであった。

本発明者の最近の米国特許第４，３１２，０６９号では２進割算を行うゲート装 置は半導体シフト・レジスタを使用することにより一般化されている。符号器の シフト・レジスタへのシフト・インは入力データ・ワード速度で生じ、シフト・ アウトは出力コード・ワード速度で生じる。復号器では逆のことが生じる。−膜 化された装置では、符号器でパリティ・ビットを、復号器でシンドロームを繰返 しシフトしたものを発生する直列２進割算を使用した同期式の単−誤り訂正情報 はシンドロームを繰返しシフトしたものと符号の特性ワードを直列比較すること により得られる。更に、パリティ・ビットの数が少いときに符号器が適切に動作 することを保証するために。

出力バッファ・レジスタのあるものはセグメント化されている。これらセグメン ト化されたレジスタはデータの同期を保ちおよび１符号化サイクル内の予め定め られた期間内に記憶手段の各々がシフト・インまたはシフト・アウトされること を保証するような長さを有している。

多対ケーブルの如き高速度データを伝送する多くの通信施設上の雑音は典型例で はバースト的に生起する誤りを生じさせることは良く知られている。従来のバー スト誤り訂正技法によりこの誤りを緩和することが出来るが。

これら技法は複雑なだけでな（復号過程で可成りの遅延を導入する。

前述の論文および特許で述べられている型の単−誤り訂正操作は誤りバーストを 訂正するには殆んど直接的な価値が無いことが分っているが、予め仮定した最大 長を有する誤りのバーストを訂正するために符号器および復号器の構造ならびに 付随する技法を一般化することが可能である。このようにして単−誤り訂正符号 をインプリメントすることの簡単さおよび容易さはバースト誤りの環境内でも保 持される。

発明の要旨 バースト誤りの環境内において単−誤り符号および符号器／復号器を使用するこ との限界および制約は符号器および復号器より成る本発明の同期式バースト誤り 訂正データ伝送システムによって除去さ牙する。

簡単に述べると、符号器内において到来データは各ブロックが複数個のデータ・ ワードより成る隣接したブロックに分割される。新らしいデータ・ワードは元の データ・ワードからのビットをインタリーブすることにより各ブロックに対して 形成される。パリティ・ヒツトは所定の単−誤り訂正サイクリック符号を仮定し て新らしいワードに対して計算される。これらパリティ・ビットはまたインタリ ーブさ１．９次いで関連するブロックに付加されて送信さね、る。このようにし て本技法に従い、符号化されたビットのサブセット内の各ビットは第２．第６・ ・・−の隣接するサブセット中の同じ位置のビットで符号化される。サブセット の長さはバースト誤り条件に応じて決まる最大ビット数に選択される。

復号器、即ち受信器はインタリーブされたワードおよび関連するパリティ・ワー ドの両方を用いて各々の新らしいワードに対しシンドロームを計算することによ り復号を実行する。検出された誤りは訂正され、ワードは再配置されて元のデー タ流が復元される。

図面の簡単な説明 第１図は（７，４）ハミング（Ｈａｍ＋ｎｉｎｇ　）　Ｄ−ドに対するパリティ ・ビットを評価する従来の直列割算プロセッサの回路図。

第２図はｐ≧０．４１４になる一般の（ｎ、ｋ）ブロック・コードに対する従来 の直列符号器の回路図。

第６図は第２図に示す符号器の種々の処理インターバルを示すタイミング図。

第４図はバースト誤り訂正能力を有する本発明に従うインタリーブさり、たデー タ・ワードを示す図。

第５図は本発明に従う直列符号器の実施例を示す回路図。

第６図は第５図の符号器に対する種々の処理インターバルを示すタイミング図。

第７図は本発明拠従う直列復号器の実施例を示す回路説明を明白にするために図 示の実施例を関数論に基づいて記述する。多数のＢ　ＣＨコードの集合の内りつ 特定の一つのコードを表わす（７，４）ハミングコードが関数論の概念を例示す る。また、基本概念を説明する助けとして本出願人の前述の論文中で述べられて いる特殊な符号器について述べる。本発明の符号器、復号器ならびにその組合せ に関する記述は関数論に基づいて議論するここの簡の主たる目的はサイクリック ・ブロック・コードに付随する用語の説明と該コードと関連する数学的処理を定 義することである。これらの概念に対する更に完全な記述はＷ　、　Ｗ　、ペー タソン（Ｐｅｔｅｒｓｏｎ）およびＥ。

Ｊ　、ウェルトン（ＷｅｌｄＯｎ　）　の［誤り訂正符号Ｊ　Ｍ　Ｉ　Ｔ−Ｐｒ ｅｓｓ、１９７２年に与えられている。

ブロック・コードとは、にビットの情報ビットのブロックがそれ１（付加された ｐ＝二ｔ、ビットＣパリティビットのブロックを有し、それによって（ｎ、ｋ） ブロック・コードを形成しているようなコードの集合を言う。

ｋビットのブロックはデータ・ワードと、ｎビットのブロックはチャネル・ワー ドと、ｎビットのブロックはパリティ・チェック・ワードと呼ばれる。（ここで 「ワード」なる用語は一足ビット長を意味するものではなし）ことに注意された い。ワードの長さはその使用場所に応じて変化い例えばデータ・ワードの長さは にビットであり、チャネル・ワードの長さはｎビットである。〕取扱いの便宜上 （ならびに数学の専門的立場から）種々のコード・ワードに多項式を関連付ける と便利である。

例えば、ｎビットのチャネル・ワードが１０１００１１で与えられるビット流を 有しているならば、第１．第３゜第６および第７ビット位置の１に対応する多項 式表現はｃ　（ｘ）　＝　Ｘ６＋Ｘ’＋Ｘ’＋Ｘ０＝　Ｘ６＋Ｘ４＋Ｘ＋　１と なる。

各々のサイクリック・コードに対し、すべてのチャネル・ワードを割り切る多項 式ｇ（Ｘ）が存在する。この多項式はそのコードの生成多項式と呼ばれ、その長 さは（ｐ＋１）ビットである。多項式ｇ（Ｘ）は該多項式が定義されている体（ フィールド）において既約であると同じに原始的（ｐｒｉｍｉｔｉｖｅ　）であ る。

コード・ワードの生成多項式による割算がどのように行なわれるかを理解するた めに、前述のｃ（ＸＪをその生成多項式　ｇ（幻−Ｘ３＋Ｘ＋１（１０１１）で 割ると次の余りは要求通り３つの０となる。割算過程において。

！＋　＋　ＴＩなる記号は排他的ＯＲ操作を表わす。これを用いると多項式の割 算過程は次の様にビット操作のみを用いて簡単に行なえる。

一般に、ｃ（カの最初のにビットはデータ・ワードｄ　［Ｘ）を表わし、ｃ（’ Ｘ：Ｊの最後のｐ　＝　ｎ　−ｋビットはパリティ・チェック・ワードｐ（幻を 表わす。各々のｄ　（Ｘ）に対しｐｆＸ）を得るために、各々のｄ　（Ｘ）にｐ 個の０を付加することによりまず増強されたデータ・ワードｅ　Ｔｏｏが形成さ れる。

千るとｐ（Ｘ）・ｌまｅ（Ａをｇ＋ｘｉで割った余りとなる。前述のＣ（Ｘに対 してはｄ　ｆＸ）およびｅ（Ｘ）は夫々１０１０および１０１００００で表わさ れ、ｅ（Ｘ）をｇ　（Ｘ）で割ると予想通り０１１が余りとして得られる。

前述の議論に基づき、符号器の一般的機能はデータ源からブロックとして情報ｄ 　（’Ａを受信し、チャネル・ワードｃ（Ｘ）をブロックとして発生することで あることが分る。

２つの部分機能は（１）増強されたデータ・ワードｅＴＸ）を形成し、該ワード ｅ（Ｘ）を生成関数ｇ（Ｘ）で割ることと。

（ｉｉ）余りｐ（’ＸＪをｄ　ｆＸｌに付加してｃ（Ｘ）を形成することである 。

チャネル・ワードｃ（Ｘｉがシステムを通して送信されるとき、誤りがランダム に生じ、受信されるビット・パターンが変化する。単−誤り訂正システムの場合 、復号器は元の情報ｄ　［Ｘ）を復元する。受信されるチャネル・ワードをｒ（ 又と名付けることにする。誤りを検出し、訂正するために、復号器はまずｒ　（ Ｘ）をｇｆｘ）で割る。長さｎビットの余りはシンドローム５（Ｘ）と呼ばれる 。このシンドロームは、ｘ”’　をｇ（’Ａで割った余りとして得られるコード の特性多項式ＦｆＸ）と比較される。シンドロームがＦｏｏと一致すると、誤り は第１のビット位置（即ちｘｎ−＋　に相応するビット位置）で生じている。一 致しない場合にはシンドロームはシフトされる。（即ちＸが乗じられ。

Ｘ５（Ｘ）が形成される。）　このようにシフトされたシンドロームがｇ（’ｙ Ｑで割られ、余りがＦ（又と比較される。一致するとＸｏ−２に相応する位置に 誤りが生じたことを表わす。一致しない場合には更にシフトと割算が繰返される 。

このシフト、割算および一致検出の操作は一致が見出されるか、あるいは誤りが 無い場合には新らしく受信されたワードｒ（ＸＩの処理の準備が出来るまで継続 される。

復号器の機能に関するこの議論を例示するために、前述のチャネル・ワードｃ［ Ｘ）は第３ビット位置に誤りがあるものと仮定する。即ちｒｉ’Ｘ：４−　Ｘ６ −１−　Ｘ　＋　１　（１００００１１）と仮定する。生成ワード１０１１に対 する特性ワードｒ（ＸＩ）は次のようにしてｒ（Ｘ）＝　Ｘ２＋　１であること が分る。

ｒ（Ｘ）をｇ（Ｘ）で割ると次のようにして　５（Ｘ）　＝　Ｘ２＋　Ｘを得５ （Ｘ）はｒｌＸ’Ｊと一致しないので、シンドロームはシフトして割られる。こ の操作系列を略記すると次のようになる。

１１１、、・ １１１０−余りは１１１：不一致 １０１１　Ｘ２Ｓ（又は１１１０ １０１０＝余りは１０１：不一致 Ｘ３Ｓ（Ｘ）は１０１０ Ｘ２ｓ（ｘ）の余りとＦ（Ｘ）が一致するので第６ビット位置が訂正（反転）さ れ、ｄ（”ｙ３を表わす最初のにビットが復号器により誤り検出の後処理として 取り出される。

割算過程を回路装置で実現した例として（７，４）ハミングコードに対する符号 器を表わす第１図の構成を考える。この構成は本出願人の前述の論文で述べた回 路を修正したものである。

ｇＯｄＩＱｌｌの下位ｐビットｇ’（Ｘ）０１１が循環シフトレジスタ１００に 記憶されている。循環の前後において。

レジスタ位置１０１は最上位ビットＤを、レジスタ位置１０２は次に高位のビッ ト１を、レジスタ位置１０３は残りのビット１を夫々記憶している。シフト・レ ジスタ２００は２つの目的を有している。即ちｆｉ）最初レジスタ位置２０１〜 ２０４は最上位ビットが位置２０１に来るようにデータ・ワードｄ　（Ｘ）を受 信し、（ｉｉ）割算過程が進むに従ってレジスタ位置２０１〜２０４は部分剰余 を記憶し、に４回の循環後の剰余はパリティ・チェック・ワードｐ（Ｘ）を表わ す。スイッチＳ４はレジスタ２０１の内容に応動するよう設計されており、レジ スタ２０１の内容が論理の１であるときにのみ閉じるようになっている。

一度ｇ’［Ｘ）およびｄ　（Ｘ）で初期化されたシフト・レジスタ１００および ２００の内容は同期して循環され、排他的ＯＲ回路１５０で比較される。レジス タ１００は時計方向に循環されるのに対しレジスタ１００は反時計方向に循環さ れる。循環時間はパリティ・チェック・ビットの計算とその結果の出力バッファ ３００への伝送が次のデータ・ワードの最初のビットが到着する前に完了するよ うに選択されている。

最後の全サイクルからのその内容を空にした後の符号器１０の操作は次の通りで ある。

ステップ１　スイッチ　８１　８２　８３　Ｓ４　Ｓ５　８６位　置　１　１２ １ｏｒ２２１ 最初のビット１０１がレジスタ２００および出力バッファろＯＯ中にシフト・イ ンされる。

ステップ２　スイッチ　ＳＩ　Ｓ２　８３　８４　８５　８６位　置　１　１　 ２１ｏｒ２１　１ シフト・レジスタ２００はもう一度シフトされ、それによって最上位データ・ビ ットは位置２０１中に入り、データの第４番目ビットロは位置２０４および出力 バッファろ００中に同時に入る。

ステップ６　スイッチ　８１　Ｓ２　８３　Ｓ４　８５　８６位　置　２２１１ ２１ シフト・レジスタ１０口および２００は一度完全に循環する。

ステップ４　スイッチ　８１　Ｓ２　Ｓ３　８４　Ｓ５　８６位　置　２１２１ ２１ シフト・レジスタ２００は一度シフトされ、そｆｔによって位置２０２中のビッ トは位置２０１にシフトされ。

ｕＯ″ビットは位置２０４に入る。ステップ６および４は更に３回繰返され、毎 回レジスタ位置２０１の内容を使用してスイッチＳ４の設定が決定される。これ により割算が完了する。

ステップ５　スイッチ　８１　８２　８３　８４　Ｓ５　８６位　置　２　．１ 　１　１ｏｒ２２　２パリテイ・チェック・ビットはバッファ６００中に加えら れる。この過程はステップ１に戻ることにより次のデータ・ワードに対して繰返 される。

ｐ七０．４１４　ｋなる一般化された（ｎ、ｋ）ブロックコードに対する従来の 直列符号器１２が第２図に示されている。この符号器は第１図の符号器と類旧の 割算回路を有している。第２図の回路装置において、データの到来ビットはｎｌ 　秒毎に導線２０１１により一様間隔で到来し、符号化された情報は　ｋ１秒毎 に勇Ｍ２Ｏ１２により送信される。コート情報はシフト　レジスタ２４００゜２ ５００および２６００中に分割　言Ｕ２−億さ牙′シる。これらレジスタは相応 するスイッチＳ６．Ｓ７およびＳ８６てよって　ｋｔ秒毎に空とされろ。しかし 任意の所定時点においてもこれらスイッチの内１つのみが閉じている。シフト・ レジスタ２４００（Ｒ１）の長さはｐであり、パリティ・チェック・ビットを記 ［意している。シフト・レジスタ２５００（Ｒ２）はまた長さがｐであり、ｄ’ （Ｘ）またはｄ’（その第２番目ビットはｄ′１である）と表わされる現在のデ ータ・ワードの最初のｐビットを記憶している。

シフト・レジスタ２６００（Ｒ３）は（ｋ−ｐ）の長さを有し＋（ｐ＋１）ビッ トで始まり２位置にのビットで終るｄ’（Ｘ）　のビットを記憶している。シフ ト・レジスタ２３００（ＲＩ）は長さｐの臨時記憶装置であり、各々のデータ・ ワードの最初のｐビットを収集する。

動作状態にあっては、レジスタ２３００が満杯であると、その内容は位置１にあ るスイッチＳ２を介して（ｐ＋１）番目データ・ビットが到来する前の　ｎｔ時 間期間内にシフト・レジスタ２２００　（ＳＲ）およびシフト・レジスタ２５０ ０に移動される。このシフトは位置２にあるスイッチ３を介しての最終データ・ ワードのパリテあ・チェック・ビットのレジスタ２４００への移動と同期してい る。このようにして、シフト・イン・ビットはレジスタ２３００中では　ｎｔ秒 毎に、レジスタ２２００および２５００中では　ｎ　ｔ／ｐ秒毎にレジスタ位置 間を伝播するのに対し、シフト・アウト　ビットはレジスタ２６００中でｎｔ／ ｐ秒毎にレジスタ位置間を伝播する。

ｄ’（Ｘ）の第（ｐ＋１）ビットの到来は位置２にあるスイッチＳ５を介しての レジスタ位置２２０２から位置２２０１へのｄ′（Ｘｌの第１のビットの移動２ 位置２２０６から位置２２０２への第２のビットの移動２等々と同期しており、 最終的に第（ｐ＋１）ビットは位置１にあるスイッチＳ１を介してレジスタ位置 ２２０７に加えられる。レジスタ２１００の内容（ｇ’（Ｘ）　）による割算を 行うためのレジスタ２２００の循環は次のに回の　ｎｔ時間間隔の間生じ、レジ スタ２１００と２２００中のレジスタ位置間の循環伝播時間間隔は　ｎｔ／ｐ秒 である。スイッチＳＡ、８４およびＳ５の動作は第１図のスイッチＳ４゜Ｓ３お よびＳ５の動作と同一である。

２進割算過程はデータ・ワードｄ’（ＸＩのビット（ｐ＋１）〜にの到来と同期 している。これら（’ｋ　−ｐ　）ビットはスイッチＳ１を介してレジスタ２６ ００中に記憶され。

各ビットが　ｎｔ秒毎に到来するときに該ビットはレジスタ位置２２０７中に加 えられる。更に２割算過程の期間中、レジスタ２５００中に記憶されたデータは （２ｎ−ｋ）ｋｔ秒の遅延の後学とされ、それに続いてレジスタ２６００の内容 はシフト・アウトされる。レジスタ２２００中にあるｐビットのパリティ・ビッ トはレジスタ２６００の最後のシフト・アウト操作に先行する　ｎｔ時間期間中 にレジスタ２４００にシフトされる。またシフト・レジスタ２３００はこの同じ 　ｎｔ時間期間中に次のデータ・ワードｄ　″［Ｘ）のｐビットを累積する。

前述のサイクルはレジスタ２４００．２５００および２６００が適当な時点で空 とされ得るという仮足の下で無限に繰返される。

第２図の符号器の動作は第５図のタイミング図に要約されている。ライン（１） はデータ・ワードｄ’（Ｊおよびｄ′ｉＸ）の到来時間間隔を示している。ライ ンω）はビットがレジスタ２３００からレジスタ２２００および２５００にシフ トされる時間間隔を表わしている。ライン（ｉｉｉ）は２進割算が活性化される 時間間隔を表わしている。ライン（１ｖ）はパリティ・ビットがシフトされる時 点を表わしている。最後にライン（ｖ）はシフト・レジスタ２４００゜２５００ および２６００からのセグメント化されたコード情報のシフト・アウト順序を示 している。

２、　本発明の一般原理 第４図のラインｆｉｌは４つの隣接したデータ・ワードｄｌ　Ｉ　ｄ２　＋　ｄ ’Ｉおよびｄ４　ならびに各データ・ワードから形成され、関連するデータ・ワ ードに付加さｈたパリティ・ビットｐＨｐ２１　Ｒ３およびＲ４から成る隣接し たチャネル・ワードσｌ＋　Ｃ２＋ｃ３およびＣ４を示している。

説明の便宜上使用されているコードは（７，４）単−誤り訂正符号であり、従っ て例えばｄｌの４つのデータ・ヒツトは時間間隔（１）〜（１）を、パリティ・ ヒツトは時間間隔′５）〜（７）を占有している。ラインｆｉ）は任意の（ｎ、 ｋ）ｍ−誤り訂正符号に対して一般化できることを理解さｆｔライン（１）によ って示されている符号ｆヒ装置は各チャネル・ワードの時間期間内の単−誤りを 訂正するのみである。このようにして２例えばｄｌのビット１および２を誤らせ る雑音バーストは復号器では補償できない。しかし、第４図のライン（目）〜（ ｖｌ）に示すようにデータ・ワードをインタリーブした装置を用いれば、このよ うなバーストは訂正可能である。事実、１６ビツトの内の４つの相続くビットを 誤らせる雑音バーストは図示の装置で訂正可能である。第４図のライン０１）を 参照すると１元の４つのデータ・ワードｄ１〜ｄ４を並べて時間間隔１〜１６を 占有する１６の相続くサンプル即ちビットを有するブロックＢが形成される。こ れら１６のサンプルから。

４つの新らしいデータ・ワードＤ、　、　Ｒ２，Ｒ３およびＲ４が形成される。

データ・ワードＤ１はライン（■１）に示すように時間間隔１，５．９および１ ３内の情報から成っている一同様？Ｃデータ　ワ−ＲＴ’ｌ、　１．まラノン（ ・・・〕に号すように時間間隔２，６．・・・・内のデータを含んでいる。ライ ンｆＶ）および（ｖｌ）は夫々Ｄ、およびＲ４に対するビットのグループを示し ている。

各々の新らしいデータ・ワードに対し、相応するパリティ−ワードが計算される 。例えば、ライン（１１）を参照するとｌ　ＤＩ　と関連するパリティ・ワード はＰｌと名付けられておりす、このワードは時間間隔１７．２１および２５を占 有するビットより成る。他Ｄパリティ・ワードＰ２．Ｐ３およびＲ４がライン（ ＩＶ）〜（Ｖりに夫々示されている。ライン（ＩＩ）〜（ｖｌ）を良く見るとパ リティ・ワードもまたチャネルで伝送されるときインタリーブされている。

前述した如く２時間間隔１および２中の雑音バーストにより誤ったビットは訂正 され得ることは明らかである。

何故ならばバーストはＤ１中の１ビツトのみを、そしてＤ２中のビットのみを変 化させ、その各々はり、　、　Ｐ、およびり、、、Ｐ、、の組合せの中に埋め込 まれた単−誤り訂正能力により回復されるからである。

６６　符号器の実施例 本発明に従うサイクリック・ブロック符号器の実施例が第５図に示されている。

この実施例は以下の議論から直ちに演碑される最も一般的な実現例の特殊ケース である。ここで符号器１４は人力導線３０１１で到来する主データ流を′４つの サブレート流に分割し；これらサブレート流をシフト・レジスタ３１００および ３２００を介して直列２進割算を使用して別個に符号化し：この符号化された信 号流をインタリーブ校合してチャネル導線３０１２上に出力を発生させる。

第５図はＸ５＋Ｘ２＋１なる生成多項式ｇ（又（即ちｇ’（ＸＪ−ｘ２　＋　１ 　）　を有する３０．２５コードに対する符号器を示している。更に、４つの隣 接するワードはグループ化され各ブロックを形成している。以下第１〜３図を議 論したときに述べた概念を使用して説明する。

符号器１４において５割算は先に述べた如く割算の各ステップ毎に１回シフト・ レジスタ３２００　（ＳＲ）の内容を循環させることにより行なわれる。しかし 、スイッチの動作およびタイミングは隣接するデータ・ビットがレジスタ６２０ ０の５つの４ビツト・サブセット中の隣り合ったロケーションを占めているため に複雑となる。

例えばレジスタろ２０６（Ｘｏ）　はその動作のステージ期間中ビットＸ？　＋ 　Ｘｇ　、　Ｘ［ｉおよびＸ２を記憶しており。

最新の４ビツトをレジスタ３２００中にシフトして加える。４ビツトをグループ としてシフトを行うため、４ビツト・シフト・レジスタ３ろＱｌ（ＴＲ）が使用 されている。データは　ｎｔ秒の到来速度でレジスタ６ろ０１中にシフト・イン され、以下で与える循環速度でスイッチＳ１を介してレジスタ３２００のロケー ション刈刈。

刈およびＸ２中にシフト・アウトされる。データがレジスタ３３０１中に累積さ れている間に、レジスタ３２００の内容は割算を行うため循環される。２５回の このようなステップにより割算が実行され、パリティ・チェックビットは位置２ にあるスイッチ８３を介して出力バッファ３８００　（ＯＢ　）に送信される。

レジスタ３１００および３２００のシフト速度は、（ａ）すべてのビットをレジ スタ　３１００　およびろ２００内で１回循環さ−に、ｉｂ）先頭ビットをレジ スタ６２０２（Ｘ４）からレジスタ３２０１　（Ｘ５）にシフトさせ、最後尾ビ ットをレジスタ６３０１からレジスタ３２０６　Ｋシフトさせ、かつ（ａｌおよ び［ｂ）が４　ｎｔ　時間期間内に実行されるのに十分な速さを有していなけれ ばならない。この要件については第６図と関連して更に詳細て述べる。

スイッチＳ６は割算過程の期間中逐次活性化される。

例えば、スイッチＳ６はレジスタろ２００内のピント位置の１シフトに対しての み位置４にある力；、これ←まレジスタ３２０２　（Ｘ’）のビットｘ２が４ビ ツト・サブセット中の最初のビットに相応する部分剰余の先頭ビットを保持して いるときに生じる。同様にスイ゛ンチＳ６の位置ろは元のビットｘ４がロケーシ ョン刈を占める期間中に選択される。スイッチＳ６の位置５はデータの再（盾環 を禁止し、到来ビットはレジスタ３３０１からレジスタ６２０６に移動される。

スイッチＳ６の位置５ＧまスイソチＳ５の位置２に相応している。

符号器１４内のデータの循環に関する議論は第６図に示すタイミング図によって 要約される。ラインｆｉ）上に６つのデータ・ブロックＢ。Ｉ　Ｂ＋およびＢ２ 力１描力）れて℃・るが、ここではブロックＢ１に注目する。各々２５ビツトの 長さを有するデータ・ワードｄ１〜ｄ４はグツし一プイヒされてブロックＢ１を 形成している。最初の２０の時間期間。

即ち最初の５つの４ビツト・タイム・スロット期間中。

データはレジスタ３３００（ＲＩ）に記憶、さ」ｔて（・るのに対し９時間期間 ２１〜２４の期間中はデータＱまレジスタろ３０１中に記憶されろ。第６図のラ イン（１１）および（■１）に示すように、データ・ビット１〜２０＋ま第６番 目タイムスロットの終りの３／４の期間中にレジスタ３６００からレジスタ３２ ００および３８００に移動される。第７番目タイムスロットの最初の１／−の期 間中Ｋ　Ｂ、のビ゛ント２１〜２４はレジスタろ３０１からレジスタ３２０６お よび６８０口にシフトされ、このとき４つの先頭ビット１〜４がレジスタ３２０ １に入る。

ブロックＢ１　の割算はライン（ｉｉｉ）に示すように第７番目４ビツト・タイ ム・スロット期間中に開始される。

第７番目タイムスロットの終りの３／４の期間中におけるレジスタ３２０００２ ０回のシフトおよびレジスタ３３００の５回のシフトにより割算の最初のステッ プが実行される。更に、チャネル３０１１　（第５図）に到来するデータ・ビッ ト２５〜２８はレジスタ３３０１中に累積され、レジスタ６８００に転送さ＋＋ 、る。この過程は更に１８回繰返され、残りのビット２９〜１００はレジスタ３ ３０１を介してレジスタろ２０６に到来する。ライン（ｌｖ）はこのタイミング を示している。

割算の最後の６ステツプの間、レジスタ３’：）ＱＱは一様な仕方で循環するが 、スイッチＳ１およびＳ２は位置２にあり、従って０がレジスタ３２０６中に入 って来ることになる。ブロックＢ１のパリティ・ビットはブロックＢ２の最初の ２０ビツトがレジスタ６６００中に人って来るときレジスタ３８００に加えられ る。同様に、第６図のライン（ｖ）および（ｖＩ）に示すように、ブロックＢ、 に先行するブロックＢ。の割算の最後の６ステツプはデータ・ビット１〜２４が 処理され、ブロックＢ。のパリティ・ビットが第６のタイムスロット期間中にレ ジスタ３８００に移動されるときに生ずる。

第６図と関連した議論では各タイムスロットの１／８を基準とした時間サブイン ターバルを使用したが、各時間期間の１／６を基準としたサブインターバルを用 いて議論することも出来る。一般妬循環およびスイッチを制御するクロックは適 切な受信９割算および送信を行うためにｎｔ　なる入力データ速度の少くとも６ 倍の速さは必要である。

更に前述の議論ではシフトレジスタ３１００は単一のコード生成多項式を含むも のと仮定したが、レジスタ３１００の各々のレジスタ位置を複数個のロケーショ ンに分割し、それによって複数個のコード多項式がレジスタ３２００中に含まれ ているデータ　ワードと同期して循環するようにすることも出来る。

更にここで述べた符号器ならびに関連する技法は例として挙げた特定の形態のも のに限定されるものではなく。

別記の請求の範囲によっての入規定されるものであることを理解されたい。

復号器の実施例 第７図の回路は本発明に従う復号器の一実施例を示している。一般に復号は３つ のステップより成る。即ち（１）受信されたワード、（幻のシンドローム５（Ｘ ）の計算：　（ｉｉ）シンドローム５（Ｘ）のシフトおよび割算操作、即ち５（ Ｘｌとｘｍ（ｍ＝０，１．・・・・、に−１）の乗算につづく割算Ｘｍｓ［ｘ） ／　ｇ（Ｘ）　；　（ｉｉｉ）各々のシフトおよび割算後の部分剰余と特性多項 式／’（ｘ）＝　ｘｎ−１／ｇｆＸ）の比較である。

第７図の復号器は共に長さ２ｏなる２つのシンドローム・シフト・レジスタ５２ ００（ＳＲ１）および６２００（ＳＲ２）を有している。この実施例は前に述べ た３０．２５コードに対するものである。一般的な実現法は以下に議論から演鐸 出来よう。レジスタ５２００が、″（Ｘ）またはｒ″（ビットは　Ｖｒ、　ｌ　 ””　１１　２１　”　”１００と表わす）で表わされる１つの受信ワードを処 理して相応するシンドロームを決定している間に、レジスタ６２００は以前に受 信されたワードｒ’（ＸＩのシンドロームをシフトし２割算を行う。

ｇ’（Ｘ）を含むシフト・レジスタ５１００およびレジスタ５２００は排他的Ｏ Ｒ回路５０３０およびスイッチＳＡ１．ＳＢ１ならびにＳＧ１と共に１つの基本 的直列割算回路を形成している。割算過程は第５図の符号器１４０割算過程と実 質的に同一である。

レジスタ５２００に到来する各々の受信ワード内のチャネル・ワードのインタリ ーブにより（割算、シフトおよびレジスタ５２００中への記憶によって得られた ）剰余とレジスタ５３００中に記憶された特性多項式を直接比較して誤り訂正情 報を発生することは出来ない。インタリーブだ対処するため、レジスタ５３００ はレジスタ５１００と同じ速度で循環される。長さｐなろシフトレジスタ５３０ ０は特性多項式Ｆ（Ｘを記憶している。レジスタ５３０口と関連する復号器セク ションがシフトおよび割算モードで動作するとき、レジスタ５３００の内容は排 他的ＯＲ回路５０３１によりレジスタ５２ｏｏの内容とビット毎に比較される。

しかし、レジスタ５２００と５３ｏＯの循環速度が異なるため、レジスタ５３０ ０の各ビットはレジスタ５２００．詳細に述べると上位ビットであるレジスタ５ ２１］２（Ｘ４）の相続く４つのビットと比較さＩする。

シフト・レジスタ５４ｏｏ（ｒ″ｆｘ））はｒ″笥のシンドロームが計算さ」ｔ ている期、間中に導線５ｏ１１に到来するｒ″（Ｘの最初の１００ビツトを記憶 している。レジスタ５ろ００内の比較のための循環と同期してレジスタ５４００ のシフト・アウト操作が実行される。インタリーブに対して更に対処するため、 ＡＮＤケート５０４１゜５０４４を駆動するクロックｃ１およびＡＮＤゲート５ ０４５．５０４９を駆動するクロックｃ２はレジスタ５６００および５４００と 関連して動作し、比較のための適当なビットを選択する。またケート５０４１〜 ５０４９の制御の下にあるトグル（ｏ５１〜５ｏ５４は排他的ＯＲゲート５０３ １　（または６０３１で比較された夫々のインタリーブされたヒツトのみが加え られる。

各トグル５０５１または５ｏ５４はレジスタ５３０ｏ中のヒツト数に相応する５ つの相続く０洸対しインバータ５０２０から１の入の系列が受信されるときにの み動作する。反転さね、た５ビツトがすべて１であるなら、誤りが生じたごとに なる。第ｎ’１番目シフトと割算操作の後に誤りが検出さ１すると相応するサブ レート流１″（幻中の篤ｎ〕番目ビットが排他的ＯＲケート５０２２で反転され 。

誤りが訂正される。

シフト、レジスヨ５２００に相応するセクションに対して述べたのと同様の議論 がレジスタ６２０ｏと関連する復号器セクションに対しても成り立つ。相応する 素子を有する復号器セクションの引用数字は１　口００だけ増しである。

データの同期はスイッチＳＣ，ＳＤ、ＳＦおよびＳＦによって実行される。これ らスイッチは相続く受信ワードに対し位置１と２の間で切替わる。訂正され、イ ンタリーブされたデータ・ワード流は導線５ｏ１２上に現われるが、こｈはゲー １−５０２２の出力である。復号器２０に続く再校合回路（図示せず）は受信し たデータ・ワードを取捨選択し９元のデータ・ワードを生成する。

更にここで述べた復号器および関連する技法はとこで例として与えた特定の実施 例に限定さｈるものではなく。

別記の請求の範囲によってのみ限定さｔｚることを理解されたい。

ＦＩＧ、６ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．一連のデータ・ビットを符号化する方法において。 該方法は： インタリーブされたデータ・ワードの隣接するブロックを形成し、該ワードの各 々は予め定められた数の前記ビットによって分離された前記ビットのユニークな ワードより成り、前記ブロックの各々は予め選択された数の前記データ・ワード より成り。 前記ブロックの内の関連するブロック中の前記インタリーブされたデータ・ワー ドに相応するパリティ・ワードを発生する階程により特徴づけられる一連のデー タ・ビットを符号化する方法。 ２、　到来するにビットのデータ・ワードの相応する組から隣接するｎビットの チャネル・ワードを発生する符号器であって、該符号器は前記データ・ワードか らビットのグループと関連するｐ　＝　ｎ　−ｋビットのパリティ・ビットを発 生する直列シフトおよび割算手段を含み。 該符号器は更に： 前記パリティ・ビットを前記データ・ワードのインタリーブされたものでインタ リーブして前記チャネルワードの相応する各々のワードを発生する前記到来する にビットのデータ・ワードの組中のデータ・ワード６ の数に相応する予め定められた長さのレジスタ・セグメント３２０１．　・・・ 、３２０６の直列装置に分割されているシフト・レジスタ手ｙｉ３２０　ＯＫよ り特徴　′づげられる符号器１４゜