JP3170920B2 - エラー訂正方法及び訂正回路 - Google Patents
エラー訂正方法及び訂正回路Info
- Publication number
- JP3170920B2 JP3170920B2 JP35825692A JP35825692A JP3170920B2 JP 3170920 B2 JP3170920 B2 JP 3170920B2 JP 35825692 A JP35825692 A JP 35825692A JP 35825692 A JP35825692 A JP 35825692A JP 3170920 B2 JP3170920 B2 JP 3170920B2
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- registers
- error
- data
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Description
【０００１】
【産業上の利用分野】本発明は、エラー訂正方法及び訂
正回路に関し、特にＣＤ（コンパクトディスク）やＤＡ
Ｔ（ディジタル・オーディオ・テープ）の再生装置等の
如きディジタル・データを処理する装置におけるエラー
訂正に用いて好適なエラー訂正方法及び訂正回路に関す
る。
正回路に関し、特にＣＤ（コンパクトディスク）やＤＡ
Ｔ（ディジタル・オーディオ・テープ）の再生装置等の
如きディジタル・データを処理する装置におけるエラー
訂正に用いて好適なエラー訂正方法及び訂正回路に関す
る。
【０００２】
【従来の技術】ＣＤの場合、その誤り訂正符号は、２段
のReed-Solomon符号をインタリーブで結合した形をして
おり、ＣＩＲＣ(Cross Interleaved Reed-Solomon Cod
e) と呼称されている。そして、ＣＩＲＣに用いられて
いる２段のReed-Solomon符号はそれぞれＣ１，Ｃ２と呼
ばれている。Ｃ１訂正を例にとると、２８バイトのデー
タに４バイトのパリティが付加されて３２バイト単位と
なっている。そして、この３２バイトのデータを、それ
ぞれｘ0 〜ｘ31と呼ぶこととする。
のReed-Solomon符号をインタリーブで結合した形をして
おり、ＣＩＲＣ(Cross Interleaved Reed-Solomon Cod
e) と呼称されている。そして、ＣＩＲＣに用いられて
いる２段のReed-Solomon符号はそれぞれＣ１，Ｃ２と呼
ばれている。Ｃ１訂正を例にとると、２８バイトのデー
タに４バイトのパリティが付加されて３２バイト単位と
なっている。そして、この３２バイトのデータを、それ
ぞれｘ0 〜ｘ31と呼ぶこととする。
【０００３】ここで、４バイトのパリティは、数１の４
つの式の値が全て“０”になるように選ばれる。
つの式の値が全て“０”になるように選ばれる。
【数１】 このようにして生成されたデータが、ディスク上に記録
されている訳である。そして、そのディスク上の記録デ
ータを再生したときに、種々の要因によって誤りが含ま
れることになる。
されている訳である。そして、そのディスク上の記録デ
ータを再生したときに、種々の要因によって誤りが含ま
れることになる。
【０００４】ここで、ディスクから読み取りかつエラー
訂正回路で受信したデータ（誤りを含んだデータ）を、
ディスクに記録したデータと区別するためにそれぞれｘ
0 ′〜ｘ31′と表記する。実際に、エラー訂正を行うと
きには、データを受信すると、先ず、シンドロームＳ０
〜Ｓ３を数２の式に基づいて計算する。
訂正回路で受信したデータ（誤りを含んだデータ）を、
ディスクに記録したデータと区別するためにそれぞれｘ
0 ′〜ｘ31′と表記する。実際に、エラー訂正を行うと
きには、データを受信すると、先ず、シンドロームＳ０
〜Ｓ３を数２の式に基づいて計算する。
【数２】
【０００５】ところで、ガロア体の理論によると、２8
個の要素を持つ有限体が存在することが証明されてい
る。これをＧＦ（２8 ）と表わす。また、ＣＤで用いら
れているものは、この中でも、数３の生成多項式で定義
されているものである。
個の要素を持つ有限体が存在することが証明されてい
る。これをＧＦ（２8 ）と表わす。また、ＣＤで用いら
れているものは、この中でも、数３の生成多項式で定義
されているものである。
【数３】 そして、Ｐ（ｘ）＝０とおいたときの方程式の根をαと
する。
する。
【０００６】数２の式から容易にわかるように、もし、
受信したデータに誤りが含まれていなければ、Ｓ０＝Ｓ
１＝Ｓ２＝Ｓ３＝０となる（そうなるように、記録時に
パリティが付加されている）。逆に、１つでも“０”で
ないものが存在すれば、データの誤りを検出できたこと
になる。以上のように、エラー訂正前に、数２の式にし
たがってシンドロームを求める必要があるが、この式の
まま計算を行うと、計算の回数が多くなってしまう。そ
こで、数２の式を数４の式のように変形する。
受信したデータに誤りが含まれていなければ、Ｓ０＝Ｓ
１＝Ｓ２＝Ｓ３＝０となる（そうなるように、記録時に
パリティが付加されている）。逆に、１つでも“０”で
ないものが存在すれば、データの誤りを検出できたこと
になる。以上のように、エラー訂正前に、数２の式にし
たがってシンドロームを求める必要があるが、この式の
まま計算を行うと、計算の回数が多くなってしまう。そ
こで、数２の式を数４の式のように変形する。
【数４】
【０００７】ここで、Ｓ１を例にとると、図３に示すよ
うなアルゴリズムで計算できる。他のＳ０，Ｓ２，Ｓ３
についても、α乗をそれぞれ変えてやるだけで同様に計
算できる。また、この計算の処理は、図４に示すよう
に、受信データを一入力とする加算器４１と、この加算
器４１による加算データを格納するレジスタ４２と、こ
のレジスタ４２の格納データをα乗して加算器４１の他
入力とするα乗回路４３とからなる回路で行うことがで
きる。
うなアルゴリズムで計算できる。他のＳ０，Ｓ２，Ｓ３
についても、α乗をそれぞれ変えてやるだけで同様に計
算できる。また、この計算の処理は、図４に示すよう
に、受信データを一入力とする加算器４１と、この加算
器４１による加算データを格納するレジスタ４２と、こ
のレジスタ４２の格納データをα乗して加算器４１の他
入力とするα乗回路４３とからなる回路で行うことがで
きる。
【０００８】図４において、レジスタ４２がリセットさ
れている状態から、ｘ31′から順に受信したデータを入
力していき、最後にｘ0 ′を入力したときのレジスタ４
２の値がＳ１となる。実際には、Ｓ０，Ｓ２，Ｓ３も必
要なので、図５に示すように、４個のレジスタ４２0 〜
４２3 を並べて計算の処理を行っている。なお、α乗回
路４３及び加算器４１は、ガロア体の性質から、図６及
び図７に示すように、排他的論理和（ＥＸ‐ＯＲ）ゲー
トを組み合わせることによって容易に実現できる。
れている状態から、ｘ31′から順に受信したデータを入
力していき、最後にｘ0 ′を入力したときのレジスタ４
２の値がＳ１となる。実際には、Ｓ０，Ｓ２，Ｓ３も必
要なので、図５に示すように、４個のレジスタ４２0 〜
４２3 を並べて計算の処理を行っている。なお、α乗回
路４３及び加算器４１は、ガロア体の性質から、図６及
び図７に示すように、排他的論理和（ＥＸ‐ＯＲ）ゲー
トを組み合わせることによって容易に実現できる。
【０００９】ところで、一般には、エラー訂正を行う前
に、どの程度のエラーが生じたかを検出することが重要
である。また、ＣＤで使用されている符号では、２バイ
トまでのエラー訂正が可能である。そこで、従来は、シ
ンドローム計算終了後に、エラーが何バイト（０バイ
ト、１バイト、２バイト以上）発生したかを判断するた
めの計算を行っていた。仮に、受信したデータｘi ′が
大きさｅi だけ誤っていたとすると、シンドロームはパ
リティの決め方から容易にわかるように、数５の式とな
る。
に、どの程度のエラーが生じたかを検出することが重要
である。また、ＣＤで使用されている符号では、２バイ
トまでのエラー訂正が可能である。そこで、従来は、シ
ンドローム計算終了後に、エラーが何バイト（０バイ
ト、１バイト、２バイト以上）発生したかを判断するた
めの計算を行っていた。仮に、受信したデータｘi ′が
大きさｅi だけ誤っていたとすると、シンドロームはパ
リティの決め方から容易にわかるように、数５の式とな
る。
【数５】
【００１０】このようにして計算したシンドロームか
ら、誤りの大きさｅi と誤っている受信データの位置ｉ
とを求めれば良い訳である。数５の４つの方程式に対し
て未知数は２つであるため、簡単に解くことができる。
例えば、数６の式に基づいて求めれば良いように思われ
る。
ら、誤りの大きさｅi と誤っている受信データの位置ｉ
とを求めれば良い訳である。数５の４つの方程式に対し
て未知数は２つであるため、簡単に解くことができる。
例えば、数６の式に基づいて求めれば良いように思われ
る。
【数６】 しかし、これだけでは、受信データに２バイト以上の誤
りが存在した場合に誤訂正をしてしまうので、数５の式
から求めたαi 及びｅi を用いて、ｅi α2iとｅi α3i
を求め、これが数５の式のＳ２，Ｓ３とそれぞれ一致す
ることを確認する必要がある。
りが存在した場合に誤訂正をしてしまうので、数５の式
から求めたαi 及びｅi を用いて、ｅi α2iとｅi α3i
を求め、これが数５の式のＳ２，Ｓ３とそれぞれ一致す
ることを確認する必要がある。
【００１１】
【発明が解決しようとする課題】このように、上述した
アルゴリズムによる従来のエラー訂正回路では、１バイ
ト訂正に少なくとも１回の割り算と２回の掛け算を行う
必要がある。また、この計算はガロア体上の計算であ
り、一般に、ガロア体上で掛け算、割り算を行うとき
は、計算したい数をαのべき乗の形に変換して行うこと
から、その変換のための指数と対数のテーブルを格納す
るＲＯＭを用いなければならず、又その周辺回路も複雑
な回路構成となるため、回路規模が大きくなってしまう
という問題があった。
アルゴリズムによる従来のエラー訂正回路では、１バイ
ト訂正に少なくとも１回の割り算と２回の掛け算を行う
必要がある。また、この計算はガロア体上の計算であ
り、一般に、ガロア体上で掛け算、割り算を行うとき
は、計算したい数をαのべき乗の形に変換して行うこと
から、その変換のための指数と対数のテーブルを格納す
るＲＯＭを用いなければならず、又その周辺回路も複雑
な回路構成となるため、回路規模が大きくなってしまう
という問題があった。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、極めて小規模な回路
構成にてエラー検出及びエラー訂正が実現できるエラー
訂正方法及び訂正回路を提供することにある。
であり、その目的とするところは、極めて小規模な回路
構成にてエラー検出及びエラー訂正が実現できるエラー
訂正方法及び訂正回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるエラー訂正方法では、受信データから
この受信データに付加されるパリティ数で決まるｎ（ｎ
は正の整数）個のシンドロームを計算しかつ１重誤りの
ときその誤りの大きさを表わすシンドロームを単一のシ
ンドロームレジスタに、それ以外のシンドロームを（ｎ
−１）個のシンドロームレジスタにそれぞれ格納し、シ
ンドロームの計算終了後、単一のシンドロームレジスタ
の値を（ｎ−１）個のシンドロームレジスタに、（ｎ−
１）個のシンドロームレジスタの各値を（ｎ−１）個の
データレジスタにそれぞれロードし、ガロア体上の生成
多項式の根をαとするとき、（ｎ−１）個のシンドロー
ムレジスタを用いてα，…，α(n-1) のべき乗演算を
（ｎ−１）個のシンドロームレジスタの各値と（ｎ−
１）個のデータレジスタの各値の一致を検出するまで繰
り返すとともに、べき乗演算に同期してカウント動作を
行い、その一致の検出時点のカウント値を誤りが含まれ
ているデータ位置とするとともに、単一のシンドローム
レジスタの値を誤りの大きさとし、このデータ位置及び
誤りの大きさに基づいてエラー訂正を行うようにしてい
る。
に、本発明によるエラー訂正方法では、受信データから
この受信データに付加されるパリティ数で決まるｎ（ｎ
は正の整数）個のシンドロームを計算しかつ１重誤りの
ときその誤りの大きさを表わすシンドロームを単一のシ
ンドロームレジスタに、それ以外のシンドロームを（ｎ
−１）個のシンドロームレジスタにそれぞれ格納し、シ
ンドロームの計算終了後、単一のシンドロームレジスタ
の値を（ｎ−１）個のシンドロームレジスタに、（ｎ−
１）個のシンドロームレジスタの各値を（ｎ−１）個の
データレジスタにそれぞれロードし、ガロア体上の生成
多項式の根をαとするとき、（ｎ−１）個のシンドロー
ムレジスタを用いてα，…，α(n-1) のべき乗演算を
（ｎ−１）個のシンドロームレジスタの各値と（ｎ−
１）個のデータレジスタの各値の一致を検出するまで繰
り返すとともに、べき乗演算に同期してカウント動作を
行い、その一致の検出時点のカウント値を誤りが含まれ
ているデータ位置とするとともに、単一のシンドローム
レジスタの値を誤りの大きさとし、このデータ位置及び
誤りの大きさに基づいてエラー訂正を行うようにしてい
る。
【００１４】また、本発明によるエラー訂正回路は、上
記のエラー訂正方法を用いたものであって、受信データ
からシンドロームを計算しかつ１重誤りのときその誤り
の大きさを表わすシンドロームを格納する単一のシンド
ロームレジスタ及びそれ以外のシンドロームを格納する
（ｎ−１）個のシンドロームレジスタからなるシンドロ
ームレジスタ群と、（ｎ−１）個のシンドロームレジス
タに格納された各値を保持する（ｎ−１）個のデータレ
ジスタと、（ｎ−１）個のシンドロームレジスタの各値
と（ｎ−１）個のデータレジスタの各値が一致したこと
を検出する一致検出回路と、べき乗演算に同期してカウ
ント動作を行うとともに、一致検出回路の検出出力に応
答してカウント動作を停止するカウンタとを具備し、こ
のカウンタのカウント値及び単一のシンドロームレジス
タの値に基づいてエラー訂正を行う構成となっている。
記のエラー訂正方法を用いたものであって、受信データ
からシンドロームを計算しかつ１重誤りのときその誤り
の大きさを表わすシンドロームを格納する単一のシンド
ロームレジスタ及びそれ以外のシンドロームを格納する
（ｎ−１）個のシンドロームレジスタからなるシンドロ
ームレジスタ群と、（ｎ−１）個のシンドロームレジス
タに格納された各値を保持する（ｎ−１）個のデータレ
ジスタと、（ｎ−１）個のシンドロームレジスタの各値
と（ｎ−１）個のデータレジスタの各値が一致したこと
を検出する一致検出回路と、べき乗演算に同期してカウ
ント動作を行うとともに、一致検出回路の検出出力に応
答してカウント動作を停止するカウンタとを具備し、こ
のカウンタのカウント値及び単一のシンドロームレジス
タの値に基づいてエラー訂正を行う構成となっている。
【００１５】
【作用】シンドロームレジスタＳ０，Ｓ１〜Ｓ(n-1) に
よってシンドロームを計算し、その計算終了後、１重誤
りのときシンドロームレジスタＳ０の値をシンドローム
レジスタＳ１〜Ｓ(n-1) に、シンドロームレジスタＳ１
〜Ｓ(n-1) の各値をデータレジスタＲ１〜Ｒ(n-1) にそ
れぞれロードし、このシンドロームレジスタＳ１〜Ｓ(n
-1) を用いてα，…，α(n-1) のべき乗演算を、シンド
ロームレジスタＳ１〜Ｓ(n-1) の各値とデータレジスタ
Ｒ１〜Ｒ(n-1) の各値が一致するまで繰り返すととも
に、そのべき乗演算に同期してカウンタのカウント動作
を行う。
よってシンドロームを計算し、その計算終了後、１重誤
りのときシンドロームレジスタＳ０の値をシンドローム
レジスタＳ１〜Ｓ(n-1) に、シンドロームレジスタＳ１
〜Ｓ(n-1) の各値をデータレジスタＲ１〜Ｒ(n-1) にそ
れぞれロードし、このシンドロームレジスタＳ１〜Ｓ(n
-1) を用いてα，…，α(n-1) のべき乗演算を、シンド
ロームレジスタＳ１〜Ｓ(n-1) の各値とデータレジスタ
Ｒ１〜Ｒ(n-1) の各値が一致するまで繰り返すととも
に、そのべき乗演算に同期してカウンタのカウント動作
を行う。
【００１６】これにより、レジスタＳ１〜Ｓ(n-1) とレ
ジスタＲ１〜Ｒ(n-1) の各値の一致を検出した時点のカ
ウント値が誤りが含まれているデータ位置となり、その
誤りの大きさがシンドロームレジスタＳ０の値となる。
このように、シンドロームの計算に絶対に必要なｎ個の
シンドロームレジスタに、（ｎ−１）個のデータレジス
タ、１個のカウンタ及び一致検出回路を付加するだけの
極めて小規模な回路構成で、１重エラー（１バイトエラ
ー）のエラー検出及びエラー訂正を実現できる。
ジスタＲ１〜Ｒ(n-1) の各値の一致を検出した時点のカ
ウント値が誤りが含まれているデータ位置となり、その
誤りの大きさがシンドロームレジスタＳ０の値となる。
このように、シンドロームの計算に絶対に必要なｎ個の
シンドロームレジスタに、（ｎ−１）個のデータレジス
タ、１個のカウンタ及び一致検出回路を付加するだけの
極めて小規模な回路構成で、１重エラー（１バイトエラ
ー）のエラー検出及びエラー訂正を実現できる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるエラー訂正回路の一
実施例を示すブロック図である。図１において、受信デ
ータは、４つの加算器１１〜１４の各一入力となる。こ
れら加算器１１〜１４による各加算データは、シンドロ
ームＳ０〜Ｓ３を計算するための４つのシンドロームレ
ジスタ（Ｓ０〜Ｓ３）１５〜１８に格納される。シンド
ロームレジスタ１５〜１８は、クロックCKに同期して動
作する。
に説明する。図１は、本発明によるエラー訂正回路の一
実施例を示すブロック図である。図１において、受信デ
ータは、４つの加算器１１〜１４の各一入力となる。こ
れら加算器１１〜１４による各加算データは、シンドロ
ームＳ０〜Ｓ３を計算するための４つのシンドロームレ
ジスタ（Ｓ０〜Ｓ３）１５〜１８に格納される。シンド
ロームレジスタ１５〜１８は、クロックCKに同期して動
作する。
【００１８】４つのシンドロームレジスタ１５〜１８の
うち、シンドロームレジスタ（Ｓ１〜Ｓ３）１６〜１８
の各格納データは、α乗回路１９，α2 乗回路２０，α
3 乗回路２１をそれぞれ経て加算器１２，１３，１４の
各他入力となるとともに、３つのデータレジスタ（Ｒ１
〜Ｒ３）２２〜２４にそれぞれ格納される。データレジ
スタ（Ｒ１〜Ｒ３）２２〜２４の各格納データは、３つ
の論理ゲート２５〜２７の各一方の入力となる。
うち、シンドロームレジスタ（Ｓ１〜Ｓ３）１６〜１８
の各格納データは、α乗回路１９，α2 乗回路２０，α
3 乗回路２１をそれぞれ経て加算器１２，１３，１４の
各他入力となるとともに、３つのデータレジスタ（Ｒ１
〜Ｒ３）２２〜２４にそれぞれ格納される。データレジ
スタ（Ｒ１〜Ｒ３）２２〜２４の各格納データは、３つ
の論理ゲート２５〜２７の各一方の入力となる。
【００１９】これら論理ゲート２５〜２７は、シンドロ
ームレジスタ（Ｓ１〜Ｓ３）１６〜１８の各格納データ
を他方の入力とし、２組のレジスタの対応する各ビット
の論理値が全て一致したとき出力レベルが論理“１”と
なる。論理ゲート２５〜２７の各出力は、３入力ＡＮＤ
ゲート２８の各入力となる。ＡＮＤゲート２８は、各入
力レベルが共に論理“１”のとき、即ち論理ゲート２５
〜２７が共に一致のとき出力レベルが論理“１”とな
る。
ームレジスタ（Ｓ１〜Ｓ３）１６〜１８の各格納データ
を他方の入力とし、２組のレジスタの対応する各ビット
の論理値が全て一致したとき出力レベルが論理“１”と
なる。論理ゲート２５〜２７の各出力は、３入力ＡＮＤ
ゲート２８の各入力となる。ＡＮＤゲート２８は、各入
力レベルが共に論理“１”のとき、即ち論理ゲート２５
〜２７が共に一致のとき出力レベルが論理“１”とな
る。
【００２０】一方、４つのシンドロームレジスタ１５〜
１８と同じクロックCKをカウントするカウンタ２９が設
けられており、このカウンタ２９はＣＰＵ３０によって
初期値のセット及びカウント動作の停止の制御が行われ
る。すなわち、求めたシンドロームＳ０〜Ｓ３から、受
信データに含まれる誤りデータの番号（位置）ｉとその
大きさｅi を求める際に、カウンタ２９は初期値を
“０”にセットされ、ＡＮＤゲート２８が一致を検出し
た時点でそのカウント動作が停止させられる。
１８と同じクロックCKをカウントするカウンタ２９が設
けられており、このカウンタ２９はＣＰＵ３０によって
初期値のセット及びカウント動作の停止の制御が行われ
る。すなわち、求めたシンドロームＳ０〜Ｓ３から、受
信データに含まれる誤りデータの番号（位置）ｉとその
大きさｅi を求める際に、カウンタ２９は初期値を
“０”にセットされ、ＡＮＤゲート２８が一致を検出し
た時点でそのカウント動作が停止させられる。
【００２１】エラー計算が終了すると、その終了時点に
おけるＳ０レジスタ１５の値がエラーの大きさｅi 、カ
ウンタ２９のカウント値ｊが誤りデータの番号（位置）
ｉとなる。そして、図１の受信データの入力部に、図示
せぬバッファメモリに格納されているエラー位置ｉの受
信データを呼び出し、Ｓ０レジスタ１５のデータと加算
を行う。このような処理を計算終了後に行うことによ
り、Ｓ０レジスタ１５にエラー訂正済みのデータが残
り、エラー訂正処理が完了することになる。
おけるＳ０レジスタ１５の値がエラーの大きさｅi 、カ
ウンタ２９のカウント値ｊが誤りデータの番号（位置）
ｉとなる。そして、図１の受信データの入力部に、図示
せぬバッファメモリに格納されているエラー位置ｉの受
信データを呼び出し、Ｓ０レジスタ１５のデータと加算
を行う。このような処理を計算終了後に行うことによ
り、Ｓ０レジスタ１５にエラー訂正済みのデータが残
り、エラー訂正処理が完了することになる。
【００２２】次に、本発明のアルゴリズムにつき、図２
のフローチャートにしたがって説明する。先ず、加算器
１１〜１４、シンドロームレジスタ（Ｓ０〜Ｓ３）１５
〜１８及びα乗回路１９，α2 乗回路２０，α3 乗回路
２１によってシンドロームの計算を行う（ステップＳ
１）。ここで、例えば、ｉ番目の受信データが大きさｅ
i だけ誤っていたと仮定すると、数５の式より、シンド
ロームは、Ｓ０＝ｅi ，Ｓ１＝ｅi αi ，Ｓ２＝ｅiα
2i，Ｓ３＝ｅi α3iとなる。
のフローチャートにしたがって説明する。先ず、加算器
１１〜１４、シンドロームレジスタ（Ｓ０〜Ｓ３）１５
〜１８及びα乗回路１９，α2 乗回路２０，α3 乗回路
２１によってシンドロームの計算を行う（ステップＳ
１）。ここで、例えば、ｉ番目の受信データが大きさｅ
i だけ誤っていたと仮定すると、数５の式より、シンド
ロームは、Ｓ０＝ｅi ，Ｓ１＝ｅi αi ，Ｓ２＝ｅiα
2i，Ｓ３＝ｅi α3iとなる。
【００２３】次に、シンドロームレジスタ（Ｓ１〜Ｓ
３）１６〜１８の各格納データをデータレジスタ（Ｒ１
〜Ｒ３）２２〜２４へ、シンドロームレジスタ（Ｓ０）
１５の格納データをシンドロームレジスタ（Ｓ１〜Ｓ
３）へそれぞれ格納する（ステップＳ２）。この結果、
シンドロームレジスタ（Ｓ０〜Ｓ３）１５〜１８の各値
は、Ｓ０＝Ｓ１＝Ｓ２＝Ｓ３＝ｅi ，Ｒ１＝ｅi αi ，
Ｒ２＝ｅi α2i，Ｒ３＝ｅi α3iとなる。
３）１６〜１８の各格納データをデータレジスタ（Ｒ１
〜Ｒ３）２２〜２４へ、シンドロームレジスタ（Ｓ０）
１５の格納データをシンドロームレジスタ（Ｓ１〜Ｓ
３）へそれぞれ格納する（ステップＳ２）。この結果、
シンドロームレジスタ（Ｓ０〜Ｓ３）１５〜１８の各値
は、Ｓ０＝Ｓ１＝Ｓ２＝Ｓ３＝ｅi ，Ｒ１＝ｅi αi ，
Ｒ２＝ｅi α2i，Ｒ３＝ｅi α3iとなる。
【００２４】続いて、カウンタ２９の初期値を“０”に
セットし（ステップＳ３）、シンドロームレジスタ１６
〜１８、データレジスタ２２〜２４において、Ｓ１＝Ｒ
１，Ｓ２＝Ｒ２，Ｓ３＝Ｒ３の条件が成立するか否かを
調べる（ステップＳ４）。ここで、もし、受信したデー
タの０番目（ｘ0 ′）が誤っている場合は、Ｓレジスタ
とＲレジスタは３つとも一致する筈である。なお、受信
したデータに誤りがなかったときも、上記の条件が成立
することになるが、それは、後述するように、Ｓ０＝０
となることで弁別できる。
セットし（ステップＳ３）、シンドロームレジスタ１６
〜１８、データレジスタ２２〜２４において、Ｓ１＝Ｒ
１，Ｓ２＝Ｒ２，Ｓ３＝Ｒ３の条件が成立するか否かを
調べる（ステップＳ４）。ここで、もし、受信したデー
タの０番目（ｘ0 ′）が誤っている場合は、Ｓレジスタ
とＲレジスタは３つとも一致する筈である。なお、受信
したデータに誤りがなかったときも、上記の条件が成立
することになるが、それは、後述するように、Ｓ０＝０
となることで弁別できる。
【００２５】ステップＳ４において、もし、上記の条件
が成立しないときは、ｊ≦３１を条件に（ステップＳ
５）、α・Ｓ１→Ｓ１，α2 ・Ｓ２→Ｓ２，α3 ・Ｓ３
→Ｓ３の計算を行い（ステップＳ６）、続いてカウンタ
２９のカウント値ｊを１つカウントアップし（ステップ
Ｓ７）、しかる後ステップＳ４に戻る。ステップＳ６に
おける計算は、受信データとして“０”を入力してやる
だけで実現できる。この計算の結果、シンドロームレジ
スタ１６〜１８の値は、Ｓ１＝αｅi ，Ｓ２＝α
2 ｅi ，Ｓ３＝α3 ｅi となる。
が成立しないときは、ｊ≦３１を条件に（ステップＳ
５）、α・Ｓ１→Ｓ１，α2 ・Ｓ２→Ｓ２，α3 ・Ｓ３
→Ｓ３の計算を行い（ステップＳ６）、続いてカウンタ
２９のカウント値ｊを１つカウントアップし（ステップ
Ｓ７）、しかる後ステップＳ４に戻る。ステップＳ６に
おける計算は、受信データとして“０”を入力してやる
だけで実現できる。この計算の結果、シンドロームレジ
スタ１６〜１８の値は、Ｓ１＝αｅi ，Ｓ２＝α
2 ｅi ，Ｓ３＝α3 ｅi となる。
【００２６】ここで、再び、Ｓ１＝Ｒ１，Ｓ２＝Ｒ２，
Ｓ３＝Ｒ３の条件が成立するか否かを調べる（ステップ
Ｓ４）。もし、受信したデータのうち１番目（ｘ1 ′）
に誤りがあった場合、この条件が成立する筈である。ま
た、この条件が成立しなかった場合は、もう一度、ステ
ップＳ６及びステップＳ７の処理を実行する。このよう
にして、この計算をｊ回行ったとすると、シンドローム
レジスタ１６〜１８の各値は、Ｓ１＝αj ｅi ，Ｓ２＝
α2jｅi ，Ｓ３＝α3jｅi となっており、ｊがｉ（誤っ
ている受信データの番号）と一致したときに、Ｓ１＝Ｒ
１，Ｓ２＝Ｒ２，Ｓ３＝Ｒ３が成立することがわかる。
Ｓ３＝Ｒ３の条件が成立するか否かを調べる（ステップ
Ｓ４）。もし、受信したデータのうち１番目（ｘ1 ′）
に誤りがあった場合、この条件が成立する筈である。ま
た、この条件が成立しなかった場合は、もう一度、ステ
ップＳ６及びステップＳ７の処理を実行する。このよう
にして、この計算をｊ回行ったとすると、シンドローム
レジスタ１６〜１８の各値は、Ｓ１＝αj ｅi ，Ｓ２＝
α2jｅi ，Ｓ３＝α3jｅi となっており、ｊがｉ（誤っ
ている受信データの番号）と一致したときに、Ｓ１＝Ｒ
１，Ｓ２＝Ｒ２，Ｓ３＝Ｒ３が成立することがわかる。
【００２７】つまり、この計算を何回か繰り返して行
い、ステップＳ４において、Ｓ１＝Ｒ１，Ｓ２＝Ｒ２，
Ｓ３＝Ｒ３の条件が成立したと判定したとき、Ｓ１≠０
を条件に（ステップＳ８）、カウンタ２９のカウント値
ｊを誤りが含まれているデータの番号とし、その誤りの
大きさをシンドロームレジスタ（Ｓ０）１５の値とする
（ステップＳ９）。ステップＳ８において、Ｓ０＝０と
判定した場合には、受信データに誤りがなかったものと
する（ステップＳ１０）。また、ステップＳ５におい
て、カウンタ２９のカウント値ｊが３１を超えてもＳレ
ジスタとＲレジスタが一致しないと判定した場合には、
２バイト以上のデータが誤っていたとし、訂正不能とし
て処理する（ステップＳ１１）。
い、ステップＳ４において、Ｓ１＝Ｒ１，Ｓ２＝Ｒ２，
Ｓ３＝Ｒ３の条件が成立したと判定したとき、Ｓ１≠０
を条件に（ステップＳ８）、カウンタ２９のカウント値
ｊを誤りが含まれているデータの番号とし、その誤りの
大きさをシンドロームレジスタ（Ｓ０）１５の値とする
（ステップＳ９）。ステップＳ８において、Ｓ０＝０と
判定した場合には、受信データに誤りがなかったものと
する（ステップＳ１０）。また、ステップＳ５におい
て、カウンタ２９のカウント値ｊが３１を超えてもＳレ
ジスタとＲレジスタが一致しないと判定した場合には、
２バイト以上のデータが誤っていたとし、訂正不能とし
て処理する（ステップＳ１１）。
【００２８】なお、上記実施例では、シンドロームが４
つ（Ｓ０〜Ｓ３）となる信号フォーマットのＣＤの再生
装置に適用した場合について説明したが、本発明は、こ
れに限定されることなく、ディジタル・データを処理す
る装置全般に適用し得るものであり、例えば、シンドロ
ームが６つとなる信号フォーマットのＤＡＴの再生装置
に適用する場合には、シンドロームの数に応じてシンド
ロームレジスタ及びデータレジスタを増やすことで、同
様にして処理できる。
つ（Ｓ０〜Ｓ３）となる信号フォーマットのＣＤの再生
装置に適用した場合について説明したが、本発明は、こ
れに限定されることなく、ディジタル・データを処理す
る装置全般に適用し得るものであり、例えば、シンドロ
ームが６つとなる信号フォーマットのＤＡＴの再生装置
に適用する場合には、シンドロームの数に応じてシンド
ロームレジスタ及びデータレジスタを増やすことで、同
様にして処理できる。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、シンドロームレジスタＳ０，Ｓ１〜Ｓ(n-1) によ
ってシンドロームを計算し、その計算終了後、１重誤り
のときシンドロームレジスタＳ０の値をシンドロームレ
ジスタＳ１〜Ｓ(n-1) に、シンドロームレジスタＳ１〜
Ｓ(n-1) の各値をデータレジスタＲ１〜Ｒ(n-1) にそれ
ぞれロードし、シンドロームレジスタＳ１〜Ｓ(n-1) を
用いてα，…，α(n-1)のべき乗演算を、シンドローム
レジスタＳ１〜Ｓ(n-1) の各値とデータレジスタＲ１〜
Ｒ(n-1) の各値が一致するまで繰り返すとともに、その
べき乗演算に同期してカウント動作を行い、その一致検
出時のカウント値を誤りが含まれているデータ位置と
し、シンドロームレジスタＳ０の値をその誤りの大きさ
としてエラー訂正を行うようにしたので、シンドローム
の計算に絶対に必要なｎ個のシンドロームレジスタに、
（ｎ−１）個のデータレジスタ、１個のカウンタ及び一
致検出回路を付加するだけの極めて小規模な回路構成に
て、１重エラーのエラー検出及びエラー訂正を実現でき
ることになる。
れば、シンドロームレジスタＳ０，Ｓ１〜Ｓ(n-1) によ
ってシンドロームを計算し、その計算終了後、１重誤り
のときシンドロームレジスタＳ０の値をシンドロームレ
ジスタＳ１〜Ｓ(n-1) に、シンドロームレジスタＳ１〜
Ｓ(n-1) の各値をデータレジスタＲ１〜Ｒ(n-1) にそれ
ぞれロードし、シンドロームレジスタＳ１〜Ｓ(n-1) を
用いてα，…，α(n-1)のべき乗演算を、シンドローム
レジスタＳ１〜Ｓ(n-1) の各値とデータレジスタＲ１〜
Ｒ(n-1) の各値が一致するまで繰り返すとともに、その
べき乗演算に同期してカウント動作を行い、その一致検
出時のカウント値を誤りが含まれているデータ位置と
し、シンドロームレジスタＳ０の値をその誤りの大きさ
としてエラー訂正を行うようにしたので、シンドローム
の計算に絶対に必要なｎ個のシンドロームレジスタに、
（ｎ−１）個のデータレジスタ、１個のカウンタ及び一
致検出回路を付加するだけの極めて小規模な回路構成に
て、１重エラーのエラー検出及びエラー訂正を実現でき
ることになる。
【図１】本発明によるエラー訂正回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本発明によるエラー訂正アルゴリズムのフロー
チャートである。
チャートである。
【図３】シンドロームＳ１の計算アルゴリズムのフロー
チャートである。
チャートである。
【図４】シンドロームＳ１の計算回路の一例を示すブロ
ック図である。
ック図である。
【図５】シンドロームＳ０〜Ｓ４の計算回路の一例を示
すブロック図である。
すブロック図である。
【図６】α乗回路の一例を示すブロック図である。
【図７】ガロア体上での加算器の一例を示すブロック図
である。
である。
１１〜１４ 加算器 １５〜１８ シンドロームレジスタ（Ｓ０〜Ｓ３） １９ α乗回路 ２０ α2 乗回路 ２１ α3 乗回路 ２２〜２４ データレジスタ（Ｒ１〜Ｒ３） ２５〜２７ 論理ゲート ２８ ＡＮＤゲート ２９ カウンタ
Claims (2)
- 【請求項１】 受信データからこの受信データに付加さ
れるパリティ数で決まるｎ（ｎは正の整数）個のシンド
ロームを計算しかつ１重誤りのときその誤りの大きさを
表わすシンドロームを単一のシンドロームレジスタに、
それ以外のシンドロームを（ｎ−１）個のシンドローム
レジスタにそれぞれ格納し、 シンドロームの計算終了後、前記単一のシンドロームレ
ジスタの値を前記（ｎ−１）個のシンドロームレジスタ
に、前記（ｎ−１）個のシンドロームレジスタの各値を
（ｎ−１）個のデータレジスタにそれぞれロードし、 ガロア体上の生成多項式の根をαとするとき、前記（ｎ
−１）個のシンドロームレジスタを用いてα，…，α
(n-1) のべき乗演算を前記（ｎ−１）個のシンドローム
レジスタの各値と前記（ｎ−１）個のデータレジスタの
各値の一致を検出するまで繰り返すとともに、べき乗演
算に同期してカウント動作を行い、 前記一致の検出時点のカウント値を誤りが含まれている
データ位置とするとともに、前記単一のシンドロームレ
ジスタの値を誤りの大きさとし、 前記データ位置及び前記誤りの大きさに基づいてエラー
訂正を行うことを特徴とするエラー訂正方法。 - 【請求項２】 請求項１記載のエラー訂正方法を用いた
エラー訂正回路であって、 受信データからシンドロームを計算しかつ１重誤りのと
きその誤りの大きさを表わすシンドロームを格納する単
一のシンドロームレジスタ及びそれ以外のシンドローム
を格納する（ｎ−１）個のシンドロームレジスタからな
るシンドロームレジスタ群と、 前記（ｎ−１）個のシンドロームレジスタに格納された
各値を保持する（ｎ−１）個のデータレジスタと、 前記（ｎ−１）個のシンドロームレジスタの各値と前記
（ｎ−１）個のデータレジスタの各値が一致したことを
検出する一致検出回路と、 前記べき乗演算に同期してカウント動作を行うととも
に、前記一致検出回路の検出出力に応答してカウント動
作を停止するカウンタとを具備し、 前記カウンタのカウント値及び前記単一のシンドローム
レジスタの値に基づいてエラー訂正を行うことを特徴と
するエラー訂正回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35825692A JP3170920B2 (ja) | 1992-12-25 | 1992-12-25 | エラー訂正方法及び訂正回路 |
| EP94903038A EP0629052B1 (en) | 1992-12-25 | 1993-12-22 | Method of and circuit for correcting errors |
| DE69325900T DE69325900T2 (de) | 1992-12-25 | 1993-12-22 | Verfahren und schaltung zur fehlerkorrektur |
| US08/290,886 US5541940A (en) | 1992-12-25 | 1993-12-22 | Error correction method and error correction circuit |
| KR1019930028972A KR100253043B1 (ko) | 1992-12-25 | 1993-12-22 | 에러 정정 방법 및 정정 회로 |
| PCT/JP1993/001854 WO1994015406A1 (en) | 1992-12-25 | 1993-12-22 | Method of and circuit for correcting errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35825692A JP3170920B2 (ja) | 1992-12-25 | 1992-12-25 | エラー訂正方法及び訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06197025A JPH06197025A (ja) | 1994-07-15 |
| JP3170920B2 true JP3170920B2 (ja) | 2001-05-28 |
Family
ID=18458349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35825692A Expired - Lifetime JP3170920B2 (ja) | 1992-12-25 | 1992-12-25 | エラー訂正方法及び訂正回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5541940A (ja) |
| EP (1) | EP0629052B1 (ja) |
| JP (1) | JP3170920B2 (ja) |
| KR (1) | KR100253043B1 (ja) |
| DE (1) | DE69325900T2 (ja) |
| WO (1) | WO1994015406A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234400B1 (ko) * | 1997-01-17 | 1999-12-15 | 윤종용 | 디지탈 비디오 디스크 시스템의 에러 정정 장치 및 방법 |
| US7395468B2 (en) * | 2004-03-23 | 2008-07-01 | Broadcom Corporation | Methods for debugging scan testing failures of integrated circuits |
| US7581150B2 (en) | 2004-09-28 | 2009-08-25 | Broadcom Corporation | Methods and computer program products for debugging clock-related scan testing failures of integrated circuits |
| US7500165B2 (en) | 2004-10-06 | 2009-03-03 | Broadcom Corporation | Systems and methods for controlling clock signals during scan testing integrated circuits |
| US20060080583A1 (en) * | 2004-10-07 | 2006-04-13 | International Business Machines Corporation | Store scan data in trace arrays for on-board software access |
| US7627798B2 (en) * | 2004-10-08 | 2009-12-01 | Kabushiki Kaisha Toshiba | Systems and methods for circuit testing using LBIST |
| US7804599B2 (en) * | 2008-07-24 | 2010-09-28 | MGM Instruments, Inc. | Fluid volume verification system |
| US10601448B2 (en) * | 2017-06-16 | 2020-03-24 | International Business Machines Corporation | Reduced latency error correction decoding |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4312069A (en) * | 1980-02-07 | 1982-01-19 | Bell Telephone Laboratories, Incorporated | Serial encoding-decoding for cyclic block codes |
| CA1196106A (en) * | 1982-04-28 | 1985-10-29 | Tsuneo Furuya | Method and apparatus for error correction |
| US4488302A (en) * | 1983-02-11 | 1984-12-11 | At&T Bell Laboratories | Burst error correction using cyclic block codes |
| US4555784A (en) * | 1984-03-05 | 1985-11-26 | Ampex Corporation | Parity and syndrome generation for error detection and correction in digital communication systems |
| JPS62137924A (ja) * | 1985-12-12 | 1987-06-20 | Nec Home Electronics Ltd | リ−ドソロモン符号・復号方式の誤り位置決定回路 |
| KR910005644B1 (ko) * | 1986-09-19 | 1991-08-01 | 가부시키가이샤 도시바 | 디스크재생장치 |
| FR2628862B1 (fr) * | 1988-03-17 | 1993-03-12 | Thomson Csf | Multiplieur-additionneur parametrable dans les corps de galois, et son utilisation dans un processeur de traitement de signal numerique |
| DE68925383T2 (de) * | 1988-05-12 | 1996-05-15 | Quantum Corp | Fehlerortungssystem |
| US5099484A (en) * | 1989-06-09 | 1992-03-24 | Digital Equipment Corporation | Multiple bit error detection and correction system employing a modified Reed-Solomon code incorporating address parity and catastrophic failure detection |
| JP2665268B2 (ja) * | 1990-05-25 | 1997-10-22 | ナショナル サイエンス カウンシル | サイクリックコードのステップ・バイ・ステップ型復号方法及び復号器 |
-
1992
- 1992-12-25 JP JP35825692A patent/JP3170920B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-22 US US08/290,886 patent/US5541940A/en not_active Expired - Lifetime
- 1993-12-22 DE DE69325900T patent/DE69325900T2/de not_active Expired - Lifetime
- 1993-12-22 KR KR1019930028972A patent/KR100253043B1/ko not_active IP Right Cessation
- 1993-12-22 EP EP94903038A patent/EP0629052B1/en not_active Expired - Lifetime
- 1993-12-22 WO PCT/JP1993/001854 patent/WO1994015406A1/ja active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0629052A4 (en) | 1995-11-29 |
| KR940015980A (ko) | 1994-07-22 |
| DE69325900D1 (de) | 1999-09-09 |
| KR100253043B1 (ko) | 2000-05-01 |
| US5541940A (en) | 1996-07-30 |
| WO1994015406A1 (en) | 1994-07-07 |
| JPH06197025A (ja) | 1994-07-15 |
| DE69325900T2 (de) | 2000-02-17 |
| EP0629052B1 (en) | 1999-08-04 |
| EP0629052A1 (en) | 1994-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5805799A (en) | Data integrity and cross-check code with logical block address | |
| US5659557A (en) | Reed-Solomon code system employing k-bit serial techniques for encoding and burst error trapping | |
| JP3863252B2 (ja) | 誤り訂正方法、誤り訂正装置、データ読み出し装置、及び、データマッピング方法 | |
| JPS6354254B2 (ja) | ||
| US5778009A (en) | Dedicated ALU architecture for 10-bit Reed-Solomon error correction module | |
| JPH02211723A (ja) | セクタ内の訂正不可能な誤りの発生の信号を送るための装置および方法 | |
| JPH04222029A (ja) | エラー訂正方法 | |
| JP3170920B2 (ja) | エラー訂正方法及び訂正回路 | |
| JP2696212B2 (ja) | 誤り訂正装置 | |
| JP3260421B2 (ja) | Ｃｄ−ｒｏｍ再生装置 | |
| JPH01268318A (ja) | データ誤り検出回路 | |
| US5974582A (en) | High-speed chien search logic | |
| US5943348A (en) | Method to check for burst limiting in error correcting systems | |
| JPH05218883A (ja) | 復号回路 | |
| JP3252515B2 (ja) | 誤り訂正装置 | |
| JP3272317B2 (ja) | 誤り検出装置およびその方法 | |
| JPH0344394B2 (ja) | ||
| JPH10322226A (ja) | リードソロモン復号方法 | |
| JPS6161188B2 (ja) | ||
| JP3139499B2 (ja) | 誤り訂正処理装置 | |
| JP3135552B2 (ja) | リードソロモン符号の誤り検出及び訂正装置 | |
| JPS638984Y2 (ja) | ||
| JP3279501B2 (ja) | 大容量記憶装置用コントローラの誤り訂正及び誤り検出方法 | |
| JP2647646B2 (ja) | 誤り訂正方法 | |
| JPH07230388A (ja) | 誤り訂正方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080323 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090323 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100323 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100323 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110323 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120323 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130323 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130323 Year of fee payment: 12 |