JPS60235529A - ヴイタビ復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はヴイタビ復号装置（Ｖｉｔｅｒｂｉ　Ｄｅｃｏ
ｄｅｒ）に関するものであり、特にヴイタビ復号装置内
のパスメモリの段数を削減し回路規模を縮少するヴイタ
ビ復号装置に関する。

本発明のヴイタビ復号装置は、通信網における通信情報
を確実に伝送するため、たたみ込み符号装置ｆ　（Ｃｏ
ｎｖｏｌｕｔｉｏｎａｌ　Ｅｎｃｏｄｅｒ）と共に用い
られ通信情報の誤り訂正を行うのに用いられる。特にヴ
イタビ復号装置は、伝搬遅延時間の存在、送信電力の制
限条件の下で受信側で一方的に通信情報の誤り訂正復号
を行う衛生通信等に用いられる。

従来の技術 たたみ込み符号の最尤復号法を適用したヴイタビ復号装
置はすでに知られている（例えば、「復号装置」　（特
願昭５８−２４７７０１号、特願昭５８−２４７７０７
号）、［パイプライン処理ヴイタビ復号器（昭和５９年
２月２０日出願）等）。

ヴイタビ復号装置について述べるに先立って、たたみ込
み符号装置の一例を第２図に示す。第２図は、拘束長に
＝３とした場合のたたみ込み符号を生成させるためのヴ
イタビ符号装置の機能ブロック図である。第３図におい
て、ディジタル入力データＤｉｎが３段のシフトレジス
タ１０に印加され、該シフトレジスタの各ビットが排他
的論理和回路１１に印加されると共に、第１段及び第３
段ビットが排他的論理和回路１２に印加される。これら
排他的論理和回路１１又は１２の出力、すなわちＤ　Ｉ
　ｏとＤＱＯがセレクタ１３によりＰ／Ｓ変換され出力
される。すなわち、情報系列の１ビ・ノドがシフトレジ
スタ１０に印加されると、それ以前に入力されたシフト
レジスタ１０内の２ビツトが回路１１　、１２の出力に
影響を与える。符号装置に入力される情報系列のビット
数をｂ、出力される符号系列のビット数をｎとした場合
、Ｒ＝ｂ／ｎを符号化率゛と呼ぶ。第２図に図示の符号
装置は、ｂ＝１．ｎ＝２であるから、符号化率Ｒは１／
２である。

第２図の符号装置の格子状表現による内部状態遷移説明
図を第３図に示す。第３図中、白矢印は入力ビットが「
０」、黒矢印は人力ビットが「１」の場合の遷移方向を
示す。入力ビソ）Ｄｉｎがシフトレジスタ１０の第１段
目に入力された時、第２段と第３段目には前に入力され
た情報系列の２ビツトが残っている。この残存している
２ビツトにより、ｒｏｏＪ　、　ｒｌＯＪ　、　ｒｏｌ
ｌ　、　ｒｉｌｌの４種類の内部状態が表わされる。こ
の内部状態を各ノードを示す丸の中の数字で示している
。また各ノードのかっこ内の数字は、人力ビットが「１
」か「０」により出力される２ビツトの符号出力を示す
。

例えば、内部状態が「００］のノードａにおいて人力ビ
ットが「ｌ」であると、符号出力は「１１」となり内部
状態は「００」から「０１」のノードｂに遷移する。次
の人力ビットが「０」であると符号出力は「１０」とな
り内部状態は「０１」から「１旧のノードＣに遷移する
。さらＧご人力ビットが「０」であると符号出力は「１
１」となり、内部状態は「０１」から「００」のノ、−
ドｄに遷手多する。

また人力ビットが連続して「０」である場合にはノード
ａの符号出力はｒｏｏｊとなり、内部状態はノードａ、
ｅ、ｆ、ｄと遷移する。

このような符号系列で送信された通信情報を受信して復
号するヴイタビ復号装置のプロ・ツク図を第４図に示す
。第４図に図示のヴイタビ復号装置は、例えばＴＤＭＡ
地上局に用いられるもので、復調器のシリアル出力信号
をパラレル信号に変換する変換回路（Ｓ／Ｐ　Ｃ０ＮＶ
）　２、受信情報系列に対する全ての符号系列とハミン
グ距離を計算するメトリック計算回路（ＭＣＣ）　３、
それぞれが加算器、比較器及びセレクタから構成され、
バスメトリック値計算、バスメトリンク値の大小比較、
パスメトリック値最小パスの選択、及びメトリック値の
記憶を行うｎ個の演算回路（ＡＣ３：　Ａｄｄｅｒ−Ｃ
ｏｍｐａｒａｔｅｒ−５ｅｌｌｅｃｔｏｒ）　４、各状
態のパスに対応する情報、経歴を記憶するパスメモリ（
ＰＭ）　５、及びパスセレクタ（ＰＳ）　６から構成さ
れている。パスセレクタ６は正しいと選択されたパスメ
モリ５の値を選択して出力するものである。すなわち、
演算回路４は、前述の符号装置の内部状態のｒｏｏＪ　
、　ｒｌＯＪ　。

ｒｏＩＪ　、　ｒｌｌＪに対応するもので、第３図に図
示の内部状態遷移径路（これをパスという）に対応して
相互に接続されている。パスの受信符号系列と送信符号
系列とのハミング距離をパスメトリンクと称するが、前
述の符号系列には実際には雑音がのり雑音がのった受信
符号系列に対し、通信した符号系列に最も近似するバス
を生き残りバスとして選択し、この生き残りバスの選択
情報をパスメモリ５に記憶させる。各演算回路４が選択
した生き残りバスのうち最も受信符号系列に近いもの、
換言すればバスメトリック値が最小のパスがパスセレク
タ６により選択されて出力され、復号出力が得られる。

このようにして、最も確からしい情報系列を選択するこ
とができる。復号信号の訂正能力を向上するには、拘束
長Ｋを大きくする。

発明が解決しようとする問題点 本発明は特に上述のパスメモリに関するものであり、拘
束長に＝３とした上述のヴイタビ復号装置における従来
のパスメモリを第５図に示す。すなわち第５図に図示の
パスメモリ５は、セレクタ（ＳＥＬ）とＤフリップフロ
ップ（Ｄ　−ＦＦ）を１つのセルとして図示の如く接続
されており、これらの各セルには、演算回路へＣ５ｏ　
、　ＡＣ５＋　、　ＡＣ３２、ＡＣ３３からの出力Ｓ。

、　Ｓ、　、　Ｓ、　、　Ｓ３がそれぞれ図示の如く印
加されている。セレクタには２つの入力が印加されてお
り、入力「０」又は「１］に応じてその入力を選択して
Ｄフリップフロップに出力し、Ｄフリップフロップで１
シンボルの選択出力を記憶する。

ここで第５図のパスメモリは、拘束長に＝３であるから
、１人力ビットに対し２シンボル前の状態が影響を与え
るという観点の下で、復号原理をそのま＼実現している
。すなわち、第１段のセルＣ１１についてみると、入力
が「０」であるからＤフリップフロップの出力は「０」
である。同じく第１段のセルＣ１□は入力がｒｌＪで出
力が「１」、セルＣ＋＋は入力が「０」で出力が「０」
、セルＣＩ４は入力が「１」で出力が「１」である。次
に第２段のセルＣ２１〜ｃａｎについてみると、図示の
如くそれぞれセルＣＩｌ〜Ｃ１４の出力が接続され、上
述のセル出力が印加されるから、例えばセルＣＺＩにつ
いてみると人力はいずれも「０」、よって出力はｒＯＪ
となるように、セル０２□〜Ｃ２４の出力はそれぞれｒ
ＯＪ　、ｒｌＪ　、ｒｌＪとなる。

このセルの出力が第３段のセルＣ，，−Ｃ３，に印加さ
れる。

この説明から明らかなように、拘束長に＝３とした場合
、初段及び２段目のセルＣ０〜Ｃ１４及びＣ２ｌ〜Ｃｚ
ａの出力は、演算回路＾ＣＳ、〜＾Ｃ３ｊからのパスセ
レクト信号３０〜Ｓ、に無関係に、一義的に定まるもの
である。

一般に拘束長をＫとした場合、初段から（Ｋ−１）段ま
でのパスメモリの値はパスセレクト信号に無関係である
。パスメモリの構成単位を上述の如く、１セルが１個の
セレクタと１個のＤフリップフロップで構成されている
とした場合、演算回路の数は２に−１であるから、［２
ｘ−’　・（Ｋ−１）］個のセルが、パスセレクト信号
に無関係であることが判明した。すなわち、［２に−１
・（Ｋ−１）　］個のセルは復号にはパスセレクト信号
に直接影響を受けず、一定義的に定まるのである。しか
しながら、従来はヴイタビ復号の原理に従って、本来無
関係である部分のセルについてもパスメモリとして形成
されてきた。

一方、グイタビ復号法による誤り訂正能力を向上させる
には拘束長を大きく採るが、必然的にパスメモリの回路
の規模が大きくなる。グイタビ復号法の難点の１つは、
回路規模が大きく高価になることが指摘されている。こ
のような観点からも、上述した無関係なセルをパスメモ
リに設けておくことは好ましくない。

問題点を解決するための手段 本発明は、上述した従来のパスメモリには原理的には必
要であるが実質的には無関係なセルが設けられているこ
とに鑑み、実質的に無関係なセルを除去しようとするも
のである。すなわち、従来、拘束長Ｋに対し、一般に、
Ｋの複数倍ｎＫの段数のセルがパスメモリとして形成さ
れていたが、初期状態として一義的に定まる（Ｋ−１）
段のセルを除去し、Ｋ−ｎＫ段数のセルによりパスメモ
リを構成するものである。

実施例 本発明の一実施例について第１図を参照して下記に述べ
る。

第１図に図示のパスメモリ５′は、拘束長に＝３、符号
化率Ｒ＝１／２のパスメモリの回路構成を示したもので
あり、第３段目のセルＣ３１〜Ｃ３い第４段目のセルＣ
４，〜Ｃ４４、及び第５段目のセルＣＳＩ〜Ｃ５５を示
す。各セルを構成するセレクタ（ＳＥＬ）及びＤフリッ
プフロップ（Ｄ　−ＦＦ）は第５図に関連づけて説明し
た前述のものと同じである。

第１図に図示のパスメモリ５′は、第５図に図示のパス
メモリ５から、第１段目のセルＣ０〜Ｃ１４及び第２段
目のセルＣ２ｔ〜Ｃ２４を除去している。一方第１図の
第３段目のセルＣ３Ｉ〜Ｃ３４の入力状態と第５図の３
段目のセルＣ，，Ｃ３，の入力状態は同じである。すな
わち、セルＣｆｆ１のセレクタの一方の入力は「０」、
他方の人力は「１」、他のセル０３□〜Ｃ３４も同様に
一方の入力が「０」、下方の入力が１１」となるように
接続されている。

従って、パスセレクト信号Ｓ。−５３に無関係な第１段
及び第２段のセルを取り除いた第１図に図示のパスメモ
リ５′は、機能的には第５図に図示のパスメモリ５と同
じである。

このように、第１段及び第２段のセル、計８個を除去し
ても、本発明に基づく第１図に図示のパスメモリ５゛は
従来のパスメモリ５と同じ働きをする。通常パスメモリ
の段数は拘束長にの４〜５倍にしている。従ってに＝３
の場合、２／（３ｘ５）−〇、１３、すなわち１３％の
セルが削減できたことになる。

セルの削減率ｒは、拘束長Ｋ、パスメモリの段数をｎＫ
とした場合、 ｎＫ　ｎ として表わされる。拘束長が大きくなった場合（ｎ−５
＞、削減率ｒは約０．２になる。すなわち回路規模縮少
の割合は、はぼ２０％となる。

発明の効果 以上に述べたように、本発明によれば、ヴイタビ復号装
置の復号性能を低下させることなく、且つ何ら高度の回
路技術を導入することなく、ヴイタビ復号装置内のパス
メモリの回路を縮少することができ、ひいてはヴイタビ
復号装置の縮少化、低価格化、消費電力の低減を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのヴイタビ復号装置内
のパスメモリの構成図、 第２図は一般的なたたみ込み符号装置の機能ブロック図
、 第３図は第２図のたたみ込み符号装置により発生される
符号系列の内部状態遷移を示す図、第４図はヴイタビ符
号装置により誤り訂正処理が施された信号を受信して最
尤の信号を選択する一般的なヴイタビ復号装置のブロッ
ク図、第５図は第４図の復号装置内のパスメモリの従来
の構成図、である。 （符号の説明） ２・・・Ｓ／Ｐ変換回路、３・・・メトリック計算回路
、４・・・演算回路、　５，５′・・・パスメモリ、６
・・・バスセレクタ、　Ｃ１１〜Ｃ５４・・・セル、Ｓ
ＥＬ・・・セレクタ、Ｄ　−ＦＦ・・・Ｄフリップフロ
ップ。 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １、所定の誤り訂正符号化されて送信された情報系列を
   受信し、最尤の復号情報を得るため、パスメトリンク値
   の演算を行う演算回路と、該演算回路で最小のパスメト
   リック値のパスを選択したパス選択情報を記憶するため
   のパスメモリを有する拘束長にのヴイタビ復号装置にお
   いて、前記パスメモリの初段から（Ｋ−１）段までの部
   分を削減し、実質パスメモリかに段目から始まることを
   特徴とするヴイタビ復号装置。