JPH0118608B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はヴイタビ復号装置（Viterbi
Decoder）に関するものであり、特にヴイタビ復
号装置内のパスメモリの段数を削減し回路規模を
縮少するヴイタビ復号装置に関する。

本発明のヴイタビ復号装置は、通信網における
通信情報を確実に伝送するため、たたみ込み符号
装置（Convolutional Encoder）と共に用いられ
通信情報の誤り訂正を行うのに用いられる。特に
ヴイタビ復号装置は、伝搬遅延時間の存在、送信
電力の制限条件の下で受信側で一方的に通信情報
の誤り訂正復号を行う衛生通信等に用いられる。

従来の技術 たたみ込み符号の最尤復号法を適用したヴイタ
ビ復号装置はすでに知られている（例えば、「復
号装置」（特願昭58−247701号（特開昭60−
142626号公報）、特願昭58−247707号（特開昭60
−142627号公報））、「パイプライン処理ヴイタビ
復号器、（昭和59年２月20日出願（特開昭60−
173930号公報））等）。

ヴイタビ復号装置について述べるに先立つて、
たたみ込み符号装置の一例を第２図に示す。第２
図は、拘束長Ｋ＝３とした場合のたたみ込み符号
を生成させるためのヴイタビ符号装置の機能ブロ
ツク図である。第３図において、デイジタル入力
データDinが３段のシフトレジスタ１０に印加さ
れ、該シフトレジスタの各ビツトが排他的論理和
回路１１に印加されると共に、第１段及び第３段
ビツトが排他的論理和回路１２に印加される。こ
れら排他的論理和回路１１又は１２の出力、すな
わちDI₀とDQ₀がセレクタ１３によりＰ／Ｓ変換
され出力される。すなわち、情報系列の１ビツト
がシフトレジスタ１０に印加されると、それ以前
に入力されたシフトレジスタ１０内の２ビツトが
回路１１，１２の出力に影響を与える。符号装置
に入力される情報系列のビツト数をｂ、出力され
る符号系列のビツト数をｎとした場合、Ｒ＝ｂ／
ｎを符号化率と呼ぶ。第２図に図示の符号装置
は、ｂ＝１，ｎ＝２であるから、符号化率Ｒは1/
２である。

第２図の符号装置の格子状表現による内部状態
遷移説明図を第３図に示す。第３図中、白矢印は
入力ビツトが「０」、黒矢印は入力ビツトが「１」
の場合の遷移方向を示す。入力ビツトDinがシフ
トレジスタ１０の第１段目に入力された時、第２
段と第３段目には前に入力された情報系列の２ビ
ツトが残つている。この残存している２ビツトに
より、「00」，「10」，「01」，「11」の４種類の内部
状態が表わされる。この内部状態を各ノードを示
す丸の中の数字で示している。また各ノードのか
つこ内の数字は、入力ビツトが「１」か「０」に
より出力される２ビツトの符号出力を示す。

例えば、内部状態が「00」のノードａにおいて
入力ビツトが「１」であると、符号出力は「11」
となり内部状態は「00」から「01」のノードｂに
遷移する。次の入力ビツトが「０」であると符号
出力は「10」となり内部状態は「01」から「10」
のノードｃに遷移する。さらに入力ビツトが
「０」であると符号出力は「11」となり、内部状
態は「01」から「00」のノードｄに遷移する。

また入力ビツトが連続して「０」である場合に
はノードａの符号出力は「00」となり、内部状態
はノードａ，ｅ，ｆ，ｄと遷移する。

このような符号系列で送信された通信情報を受
信して復号するヴイタビ復号装置のブロツク図を
第４図に示す。第４図に図示のヴイタビ復号装置
は、例えばTDMA地上局に用いられるもので、
復調器のシリアル出力信号をパラレル信号に変換
する変換回路（Ｓ／Ｐ CONV）２、受信情報
系列に対する全ての符号系列とハミング距離を計
算するメトリツク計算回路（MCC）３、それぞ
れが加算器、比較器及びセレクタから構成され、
パスメトリツク値計算、パスメトリツク値の大小
比較、パスメトリツク値最小パスの選択、及びメ
トリツク値の記憶を行うｎ個の演算回路
（ACS：Adder−Comparater−Sellector）４、
各状態のパスに対応する情報、経歴を記憶するパ
スメモリ（PM）５、及びパスセレクタ（PS）６
から構成されている。パスセレクタ６は正しいと
選択されたパスメモリ５の値を選択して出力する
ものである。すなわち、演算回路４は、前述の符
号装置の内部状態の「00」，「10」，「01」，「11」に
対応するもので、第３図に図示の内部状態遷移径
路（これをパスという）に対応して相互に接続さ
れている。パスの受信符号系列と送信符号系列と
のハミング距離をパスメトリツクと称するが、前
述の符号系列には実際には雑音がのり雑音がのつ
た受信符号系列に対し、通信した符号系列に最も
近似するパスを生き残りパスとして選択し、この
生り残りパスの選択情報をパスメモリ５に記憶さ
せる。各演算回路４が選択した生り残りパスのう
ち最も受信符号系列に近いもの、換言すればパス
メトリツク値が最小のパスがパスセレクタ６によ
り選択されて出力され、復号出力が得られる。こ
のようにして、最も確からしい情報系列を選択す
ることができる。復号信号の訂正能力を向上する
には、拘束長Ｋを大きくする。

発明が解決しようとする問題点 本発明は特に上述のパスメモリに関するもので
あり、拘束長Ｋ＝３とした上述のヴイタビ復号装
置における従来のパスメモリを第５図に示す。す
なわち第５図に図示のパスメモリ５は、セレクタ
（SEL）とＤフリツプフロツプ（Ｄ・FF）を１つ
のセルとして図示の如く接続されており、これら
の各セルには、演算回路ACS₀，ACS₁，ACS₂，
ACS₃からの出力S₀，S₁，S₂，S₃がそれぞれ図示
の如く印加されている。セレクタには２つの入力
が印加されており、入力「０」又は「１」に応じ
てその入力を選択してＤフリツプフロツプに出力
し、Ｄフリツプフロツプで１シンボルの選択出力
を記憶する。

ここで第５図のパスメモリは、拘束長Ｋ＝３で
あるから、１入力ビツトに対し２シンボル前の状
態が影響を与えるという観点の下で、復号原理を
そのまゝ実現している。すなわち、第１段のセル
C₁₁についてみると、入力が「０」であるからＤ
フリツプフロツプの出力は「０」である。同じく
第１段のセルC₁₂は入力が「１」で出力が「１」、
セルC₁₃は入力が「０」で出力が「０」、セルC₁₄
は入力が「１」で出力が「１」である。次に第２
段のセルC₂₁〜C₂₄についてみると、図示の如くそ
れぞれセルC₁₁〜C₁₄の出力が接続され、上述のセ
ル出力が印加されるから、例えばセルC₂₁につい
てみると入力はいずれも「０」、よつて出力は
「０」となるように、セルC₂₂〜C₂₄の出力はそれ
ぞれ「０」，「１」，「１」となる。このセルの出力
が第３段のセルC₃₁〜C₃₄に印加される。

この説明から明らかなように、拘束長Ｋ＝３と
した場合、初段及び２段目のセルC₁₁〜C₁₄及び
C₂₁〜C₂₄の出力は、演算回路ACS₀〜ACS₃からの
パスセレクト信号S₀〜S₃に無関係に、一義的に定
まるものである。

一般に拘束長をＫとした場合、初段から（Ｋ−
１）段までのパスメモリの値はパスセレクト信号
に無関係である。パスメモリの構成単位を上述の
如く、１セルが１個のセレクタと１個のＤフリツ
プフロツプで構成されているとした場合、演算回
路の数は2^K-1であるから、［2^K-1・（Ｋ−１）］個
のセルが、パスセレクト信号に無関係であること
が判明した。すなわち、［2^K-1・（Ｋ−１）］個の
セルは復号にはパスセレクト信号に直接影響を受
けず、一定義的に定まるのである。しかしなが
ら、従来はヴイタビ復号の原理に従つて、本来無
関係である部分のセルについてもパスメモリとし
て形成されてきた。

一方、ヴイタビ復号法による誤り訂正能力を向
上させるには拘束長を大きく採るが、必然的にパ
スメモリの回路の規模が大きくなる。ヴイタビ復
号法の難点の１つは、回路規模が大きく高価にな
ることが指摘されている。このような観点から
も、上述した無関係なセルをパスメモリに設けて
おくことは好ましくない。

問題点を解決するための手段 本発明は、上述した従来のパスメモリには原理
的には必要であるが実質的には無関係なセルが設
けられていることに鑑み、実質的に無関係なセル
を除去しようとするものである。すなわち、従
来、拘束長Ｋに対し、一般に、Ｋの複数倍nKの
段数のセルがパスメモリとして形成されていた
が、初期状態として一義的に定まる（Ｋ−１）段
のセルを除去し、Ｋ〜nK段数のセルによりパス
メモリを構成するものである。

実施例 本発明の一実施例について第１図を参照して下
記に述べる。

第１図に図示のパスメモリ５′は、拘束長Ｋ＝
３、符号化率Ｒ＝1/2のパスメモリの回路構成を
示したものであり、第３段目のセルC₃₁〜C₃₄、第
４段目のセルC₄₁〜C₄₄、及び第５段目のセルC₅₁
〜C₅₅を示す。各セルを構成するセレクタ（SEL）
及びＤフリツプフロツプ（Ｄ・FF）は第５図に
関連づけて説明した前述のものと同じである。

第１図に図示のパスメモリ５′は、第５図に図
示のパスメモリ５から、第１段目のセルC₁₁〜C₁₄
及び第２段目のセルC₂₁〜C₂₄を除去している。一
方第１図の第３段目のセルC₃₁〜C₃₄の入力状態と
第５図の３段目のセルC₃₁〜C₃₄の入力状態は同じ
である。すなわち、セルC₃₁のセレクタの一方の
入力は「０」、他方の入力は「１」、他のセルC₃₂
〜C₃₄も同様に一方の入力が「０」、下方の入力が
「１」となるように接続されている。従つて、パ
スセレクト信号S₀〜S₃に無関係な第１段及び第２
段のセルを取り除いた第１図に図示のパスメモリ
５′は、機能的には第５図に図示のパスメモリ５
と同じである。

このように、第１段及び第２段のセル、計８個
を除去しても、本発明に基づく第１図に図示のパ
スメモリ５′は従来のパスメモリ５と同じ働きを
する。通常パスメモリの段数は拘束長Ｋの４〜５
倍にしている。従つてＫ＝３の場合、２／（３×
５）＝0.13、すなわち13％のセルが削減できたこ
とになる。

セルの削減率ｒは、拘束長Ｋ、パスメモリの段
数をnKとした場合、 ｒ＝Ｋ−１／nK＝１−１／Ｋ／ｎ として表わされる。拘束長が大きくなつた場合
（ｎ＝５）、削減率ｒは約0.2になる。すなわち回
路規模縮少の割合は、ほぼ20％となる。

発明の効果 以上に述べたように、本発明によれば、ヴイタ
ビ復号装置の復号性能を低下させることなく、且
つ何ら高度の回路技術を導入することなく、ヴイ
タビ復号装置内のパスメモリの回路を縮少するこ
とができ、ひいてはヴイタビ復号装置の縮少化、
低価格化、消費電力の低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのヴイタビ復
号装置内のパスメモリの構成図、第２図は一般的
なたたみ込み符号装置の機能ブロツク図、第３図
は第２図のたたみ込み符号装置により発生される
符号系列の内部状態遷移を示す図、第４図はヴイ
タビ符号装置により誤り訂正処理が施された信号
を受信して最尤の信号を選択する一般的なヴイタ
ビ復号装置のブロツク図、第５図は第４図の復号
装置内のパスメモリの従来の構成図、である。 符号の説明、２……Ｓ／Ｐ変換回路、３……メ
トリツク計算回路、４……演算回路、５，５′…
…パスメモリ、６……パスセレクタ、C₁₁〜C₅₄…
…セル、SEL……セレクタ、Ｄ・FF……Ｄフリ
ツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ 所定の誤り訂正符号化されて送信された情報
   系列を受信し、最尤の復号情報を得るため、パス
   メトリツク値の演算を行う演算回路と、該演算回
   路で最小のパスメトリツク値のパスを選択したパ
   ス選択情報を記憶するためのパスメモリを有する
   拘束長Ｋのヴイタビ復号装置において、前記パス
   メモリの初段から（Ｋ−１）段までの部分を削減
   し、実質パスメモリがＫ段目から始まることを特
   徴とするヴイタビ復号装置。