JPH0118608B2 - - Google Patents

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JPH0118608B2
JPH0118608B2 JP9013484A JP9013484A JPH0118608B2 JP H0118608 B2 JPH0118608 B2 JP H0118608B2 JP 9013484 A JP9013484 A JP 9013484A JP 9013484 A JP9013484 A JP 9013484A JP H0118608 B2 JPH0118608 B2 JP H0118608B2
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JP
Japan
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path
stage
path memory
cells
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JP9013484A
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JPS60235529A (ja
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Kaneyasu Shimoda
Atsushi Yamashita
Tadayoshi Kato
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Description

【発明の詳細な説明】 産業上の利用分野 本発明はヴイタビ復号装置(Viterbi
Decoder)に関するものであり、特にヴイタビ復
号装置内のパスメモリの段数を削減し回路規模を
縮少するヴイタビ復号装置に関する。
本発明のヴイタビ復号装置は、通信網における
通信情報を確実に伝送するため、たたみ込み符号
装置(Convolutional Encoder)と共に用いられ
通信情報の誤り訂正を行うのに用いられる。特に
ヴイタビ復号装置は、伝搬遅延時間の存在、送信
電力の制限条件の下で受信側で一方的に通信情報
の誤り訂正復号を行う衛生通信等に用いられる。
従来の技術 たたみ込み符号の最尤復号法を適用したヴイタ
ビ復号装置はすでに知られている(例えば、「復
号装置」(特願昭58−247701号(特開昭60−
142626号公報)、特願昭58−247707号(特開昭60
−142627号公報))、「パイプライン処理ヴイタビ
復号器、(昭和59年2月20日出願(特開昭60−
173930号公報))等)。
ヴイタビ復号装置について述べるに先立つて、
たたみ込み符号装置の一例を第2図に示す。第2
図は、拘束長K=3とした場合のたたみ込み符号
を生成させるためのヴイタビ符号装置の機能ブロ
ツク図である。第3図において、デイジタル入力
データDinが3段のシフトレジスタ10に印加さ
れ、該シフトレジスタの各ビツトが排他的論理和
回路11に印加されると共に、第1段及び第3段
ビツトが排他的論理和回路12に印加される。こ
れら排他的論理和回路11又は12の出力、すな
わちDI0とDQ0がセレクタ13によりP/S変換
され出力される。すなわち、情報系列の1ビツト
がシフトレジスタ10に印加されると、それ以前
に入力されたシフトレジスタ10内の2ビツトが
回路11,12の出力に影響を与える。符号装置
に入力される情報系列のビツト数をb、出力され
る符号系列のビツト数をnとした場合、R=b/
nを符号化率と呼ぶ。第2図に図示の符号装置
は、b=1,n=2であるから、符号化率Rは1/
2である。
第2図の符号装置の格子状表現による内部状態
遷移説明図を第3図に示す。第3図中、白矢印は
入力ビツトが「0」、黒矢印は入力ビツトが「1」
の場合の遷移方向を示す。入力ビツトDinがシフ
トレジスタ10の第1段目に入力された時、第2
段と第3段目には前に入力された情報系列の2ビ
ツトが残つている。この残存している2ビツトに
より、「00」,「10」,「01」,「11」の4種類の内部
状態が表わされる。この内部状態を各ノードを示
す丸の中の数字で示している。また各ノードのか
つこ内の数字は、入力ビツトが「1」か「0」に
より出力される2ビツトの符号出力を示す。
例えば、内部状態が「00」のノードaにおいて
入力ビツトが「1」であると、符号出力は「11」
となり内部状態は「00」から「01」のノードbに
遷移する。次の入力ビツトが「0」であると符号
出力は「10」となり内部状態は「01」から「10」
のノードcに遷移する。さらに入力ビツトが
「0」であると符号出力は「11」となり、内部状
態は「01」から「00」のノードdに遷移する。
また入力ビツトが連続して「0」である場合に
はノードaの符号出力は「00」となり、内部状態
はノードa,e,f,dと遷移する。
このような符号系列で送信された通信情報を受
信して復号するヴイタビ復号装置のブロツク図を
第4図に示す。第4図に図示のヴイタビ復号装置
は、例えばTDMA地上局に用いられるもので、
復調器のシリアル出力信号をパラレル信号に変換
する変換回路(S/P CONV)2、受信情報
系列に対する全ての符号系列とハミング距離を計
算するメトリツク計算回路(MCC)3、それぞ
れが加算器、比較器及びセレクタから構成され、
パスメトリツク値計算、パスメトリツク値の大小
比較、パスメトリツク値最小パスの選択、及びメ
トリツク値の記憶を行うn個の演算回路
(ACS:Adder−Comparater−Sellector)4、
各状態のパスに対応する情報、経歴を記憶するパ
スメモリ(PM)5、及びパスセレクタ(PS)6
から構成されている。パスセレクタ6は正しいと
選択されたパスメモリ5の値を選択して出力する
ものである。すなわち、演算回路4は、前述の符
号装置の内部状態の「00」,「10」,「01」,「11」に
対応するもので、第3図に図示の内部状態遷移径
路(これをパスという)に対応して相互に接続さ
れている。パスの受信符号系列と送信符号系列と
のハミング距離をパスメトリツクと称するが、前
述の符号系列には実際には雑音がのり雑音がのつ
た受信符号系列に対し、通信した符号系列に最も
近似するパスを生き残りパスとして選択し、この
生り残りパスの選択情報をパスメモリ5に記憶さ
せる。各演算回路4が選択した生り残りパスのう
ち最も受信符号系列に近いもの、換言すればパス
メトリツク値が最小のパスがパスセレクタ6によ
り選択されて出力され、復号出力が得られる。こ
のようにして、最も確からしい情報系列を選択す
ることができる。復号信号の訂正能力を向上する
には、拘束長Kを大きくする。
発明が解決しようとする問題点 本発明は特に上述のパスメモリに関するもので
あり、拘束長K=3とした上述のヴイタビ復号装
置における従来のパスメモリを第5図に示す。す
なわち第5図に図示のパスメモリ5は、セレクタ
(SEL)とDフリツプフロツプ(D・FF)を1つ
のセルとして図示の如く接続されており、これら
の各セルには、演算回路ACS0,ACS1,ACS2
ACS3からの出力S0,S1,S2,S3がそれぞれ図示
の如く印加されている。セレクタには2つの入力
が印加されており、入力「0」又は「1」に応じ
てその入力を選択してDフリツプフロツプに出力
し、Dフリツプフロツプで1シンボルの選択出力
を記憶する。
ここで第5図のパスメモリは、拘束長K=3で
あるから、1入力ビツトに対し2シンボル前の状
態が影響を与えるという観点の下で、復号原理を
そのまゝ実現している。すなわち、第1段のセル
C11についてみると、入力が「0」であるからD
フリツプフロツプの出力は「0」である。同じく
第1段のセルC12は入力が「1」で出力が「1」、
セルC13は入力が「0」で出力が「0」、セルC14
は入力が「1」で出力が「1」である。次に第2
段のセルC21〜C24についてみると、図示の如くそ
れぞれセルC11〜C14の出力が接続され、上述のセ
ル出力が印加されるから、例えばセルC21につい
てみると入力はいずれも「0」、よつて出力は
「0」となるように、セルC22〜C24の出力はそれ
ぞれ「0」,「1」,「1」となる。このセルの出力
が第3段のセルC31〜C34に印加される。
この説明から明らかなように、拘束長K=3と
した場合、初段及び2段目のセルC11〜C14及び
C21〜C24の出力は、演算回路ACS0〜ACS3からの
パスセレクト信号S0〜S3に無関係に、一義的に定
まるものである。
一般に拘束長をKとした場合、初段から(K−
1)段までのパスメモリの値はパスセレクト信号
に無関係である。パスメモリの構成単位を上述の
如く、1セルが1個のセレクタと1個のDフリツ
プフロツプで構成されているとした場合、演算回
路の数は2K-1であるから、[2K-1・(K−1)]個
のセルが、パスセレクト信号に無関係であること
が判明した。すなわち、[2K-1・(K−1)]個の
セルは復号にはパスセレクト信号に直接影響を受
けず、一定義的に定まるのである。しかしなが
ら、従来はヴイタビ復号の原理に従つて、本来無
関係である部分のセルについてもパスメモリとし
て形成されてきた。
一方、ヴイタビ復号法による誤り訂正能力を向
上させるには拘束長を大きく採るが、必然的にパ
スメモリの回路の規模が大きくなる。ヴイタビ復
号法の難点の1つは、回路規模が大きく高価にな
ることが指摘されている。このような観点から
も、上述した無関係なセルをパスメモリに設けて
おくことは好ましくない。
問題点を解決するための手段 本発明は、上述した従来のパスメモリには原理
的には必要であるが実質的には無関係なセルが設
けられていることに鑑み、実質的に無関係なセル
を除去しようとするものである。すなわち、従
来、拘束長Kに対し、一般に、Kの複数倍nKの
段数のセルがパスメモリとして形成されていた
が、初期状態として一義的に定まる(K−1)段
のセルを除去し、K〜nK段数のセルによりパス
メモリを構成するものである。
実施例 本発明の一実施例について第1図を参照して下
記に述べる。
第1図に図示のパスメモリ5′は、拘束長K=
3、符号化率R=1/2のパスメモリの回路構成を
示したものであり、第3段目のセルC31〜C34、第
4段目のセルC41〜C44、及び第5段目のセルC51
〜C55を示す。各セルを構成するセレクタ(SEL)
及びDフリツプフロツプ(D・FF)は第5図に
関連づけて説明した前述のものと同じである。
第1図に図示のパスメモリ5′は、第5図に図
示のパスメモリ5から、第1段目のセルC11〜C14
及び第2段目のセルC21〜C24を除去している。一
方第1図の第3段目のセルC31〜C34の入力状態と
第5図の3段目のセルC31〜C34の入力状態は同じ
である。すなわち、セルC31のセレクタの一方の
入力は「0」、他方の入力は「1」、他のセルC32
〜C34も同様に一方の入力が「0」、下方の入力が
「1」となるように接続されている。従つて、パ
スセレクト信号S0〜S3に無関係な第1段及び第2
段のセルを取り除いた第1図に図示のパスメモリ
5′は、機能的には第5図に図示のパスメモリ5
と同じである。
このように、第1段及び第2段のセル、計8個
を除去しても、本発明に基づく第1図に図示のパ
スメモリ5′は従来のパスメモリ5と同じ働きを
する。通常パスメモリの段数は拘束長Kの4〜5
倍にしている。従つてK=3の場合、2/(3×
5)=0.13、すなわち13%のセルが削減できたこ
とになる。
セルの削減率rは、拘束長K、パスメモリの段
数をnKとした場合、 r=K−1/nK=1−1/K/n として表わされる。拘束長が大きくなつた場合
(n=5)、削減率rは約0.2になる。すなわち回
路規模縮少の割合は、ほぼ20%となる。
発明の効果 以上に述べたように、本発明によれば、ヴイタ
ビ復号装置の復号性能を低下させることなく、且
つ何ら高度の回路技術を導入することなく、ヴイ
タビ復号装置内のパスメモリの回路を縮少するこ
とができ、ひいてはヴイタビ復号装置の縮少化、
低価格化、消費電力の低減を図ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例としてのヴイタビ復
号装置内のパスメモリの構成図、第2図は一般的
なたたみ込み符号装置の機能ブロツク図、第3図
は第2図のたたみ込み符号装置により発生される
符号系列の内部状態遷移を示す図、第4図はヴイ
タビ符号装置により誤り訂正処理が施された信号
を受信して最尤の信号を選択する一般的なヴイタ
ビ復号装置のブロツク図、第5図は第4図の復号
装置内のパスメモリの従来の構成図、である。 符号の説明、2……S/P変換回路、3……メ
トリツク計算回路、4……演算回路、5,5′…
…パスメモリ、6……パスセレクタ、C11〜C54
…セル、SEL……セレクタ、D・FF……Dフリ
ツプフロツプ。

Claims (1)

    【特許請求の範囲】
  1. 1 所定の誤り訂正符号化されて送信された情報
    系列を受信し、最尤の復号情報を得るため、パス
    メトリツク値の演算を行う演算回路と、該演算回
    路で最小のパスメトリツク値のパスを選択したパ
    ス選択情報を記憶するためのパスメモリを有する
    拘束長Kのヴイタビ復号装置において、前記パス
    メモリの初段から(K−1)段までの部分を削減
    し、実質パスメモリがK段目から始まることを特
    徴とするヴイタビ復号装置。
JP9013484A 1984-05-08 1984-05-08 ヴイタビ復号装置 Granted JPS60235529A (ja)

Priority Applications (1)

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JP9013484A JPS60235529A (ja) 1984-05-08 1984-05-08 ヴイタビ復号装置

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JPS60235529A JPS60235529A (ja) 1985-11-22
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JP2575854B2 (ja) * 1988-12-23 1997-01-29 日本電信電話株式会社 ビタビ復号回路
JPH02196525A (ja) * 1989-01-26 1990-08-03 Japan Radio Co Ltd ビタビ復号器におけるパスメモリ入力方法
FR2664111A1 (fr) * 1990-06-28 1992-01-03 Alcatel Transmission Circuit de decodage de codes convolutionnels pour l'execution de l'etape de stockage et d'exploration inverse des chemins survivants d'un algorithme de viterbi.

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