JP2575854B2 - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
- Publication number
- JP2575854B2 JP2575854B2 JP63326526A JP32652688A JP2575854B2 JP 2575854 B2 JP2575854 B2 JP 2575854B2 JP 63326526 A JP63326526 A JP 63326526A JP 32652688 A JP32652688 A JP 32652688A JP 2575854 B2 JP2575854 B2 JP 2575854B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- storage
- acs
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明はディジタル信号伝送システムに利用され、
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
「従来の技術」 従来の畳み込み符号器、ビタビ復号器のブロック図を
第３図に示す。（参考文献（１）A.J.Viterbi,“Convol
utional Codes and Their Performance in Communicati
on Systems",IEEE.COM.Vol−19,Oct.1971（２）A.J.Vit
erbi,J.K.Omura,“Principles of Digital Communicati
on and Coding,Chapter4",McGRAW−HILL BOOK COMPAN
Y）畳み込み符号器ではＭ系列の信号を畳み込み符号化
し、Ｎ系列の符号化信号とする。ブランチメトリック発
生器（BMG）で各受信信号の尤度を演算し、ACS回路で符
号器の各ステートに対する最も確からしい状態遷移を選
択する。ここで符号器の各ステートとは符号器内のｋ個
のメモリの内容を意味し、拘束長ｋ＋１の符号器を用い
た場合は、2k種類のステートが存在する。状態遷移とは
あるステートからある入力信号があった場合に次のステ
ートへの遷移をいう。第４図に拘束長３、符号化率1/2
の畳み込み符号器を、第５図にその状態遷移図の例を示
す。符号器は二つのシフトレジスタSRと一つの排他的論
理和回路とから構成される。この図で横方向に時刻を示
し、縦方向にステートを示す。各時刻間にステートとス
テートを結ぶ線が状態遷移を示す。
第３図に示す。（参考文献（１）A.J.Viterbi,“Convol
utional Codes and Their Performance in Communicati
on Systems",IEEE.COM.Vol−19,Oct.1971（２）A.J.Vit
erbi,J.K.Omura,“Principles of Digital Communicati
on and Coding,Chapter4",McGRAW−HILL BOOK COMPAN
Y）畳み込み符号器ではＭ系列の信号を畳み込み符号化
し、Ｎ系列の符号化信号とする。ブランチメトリック発
生器（BMG）で各受信信号の尤度を演算し、ACS回路で符
号器の各ステートに対する最も確からしい状態遷移を選
択する。ここで符号器の各ステートとは符号器内のｋ個
のメモリの内容を意味し、拘束長ｋ＋１の符号器を用い
た場合は、2k種類のステートが存在する。状態遷移とは
あるステートからある入力信号があった場合に次のステ
ートへの遷移をいう。第４図に拘束長３、符号化率1/2
の畳み込み符号器を、第５図にその状態遷移図の例を示
す。符号器は二つのシフトレジスタSRと一つの排他的論
理和回路とから構成される。この図で横方向に時刻を示
し、縦方向にステートを示す。各時刻間にステートとス
テートを結ぶ線が状態遷移を示す。
ビタビ復号回路において、ACS回路から出力される信
号はパスメモリに入力される。第６図にパスメモリの構
成図を示し、第７図にパスメモリセルの構成を示す。図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
号はパスメモリに入力される。第６図にパスメモリの構
成図を示し、第７図にパスメモリセルの構成を示す。図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
パスメモリでは入力されたシンボルをＴタイムスロッ
ト（T;トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい１つが選択される。従って、
1/2mセレクタが2kT個必要になる。
ト（T;トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい１つが選択される。従って、
1/2mセレクタが2kT個必要になる。
このシフトレジスタとセレクタをまとめてパスメモリ
セルとよぶ。また、同一段のステート数だけのパスメモ
リセルが一組の記憶回路（パスメモリセル）群となる。
また、この記憶回路群をｐ段接続してパスメモリは構成
される。ステートとは符号器のメモリの状態を意味し、
メモリ数をＮとすると、ステート数は2Nとなる。トラン
ケーション段数とはパスメモリが記憶するパスの深さを
意味する。
セルとよぶ。また、同一段のステート数だけのパスメモ
リセルが一組の記憶回路（パスメモリセル）群となる。
また、この記憶回路群をｐ段接続してパスメモリは構成
される。ステートとは符号器のメモリの状態を意味し、
メモリ数をＮとすると、ステート数は2Nとなる。トラン
ケーション段数とはパスメモリが記憶するパスの深さを
意味する。
しかし、上述のような従来の回路構成では拘束長及び
送信する符号器入力ビット数が大きくなるとパスメモリ
回路が飛躍的に大きくなる。パスメモリは記憶内容をシ
フトレジスタに蓄え、遷移させるため、全レジスタをク
ロック毎に動作させる必要があり、消費電力が大きくな
ること、および記憶されるビット数だけ遷移ネットワー
クが必要となるため配線量が大きくなるという欠点があ
る。
送信する符号器入力ビット数が大きくなるとパスメモリ
回路が飛躍的に大きくなる。パスメモリは記憶内容をシ
フトレジスタに蓄え、遷移させるため、全レジスタをク
ロック毎に動作させる必要があり、消費電力が大きくな
ること、および記憶されるビット数だけ遷移ネットワー
クが必要となるため配線量が大きくなるという欠点があ
る。
ここで初段において各タイムスロット毎に、各ステー
トに対応して選択された信号をACS回路から入力し、２
段目以降はACS回路の出力により前段の信号のうち接続
されている複数のステートから１つを選択し、そのメモ
リの内容を記憶する。
トに対応して選択された信号をACS回路から入力し、２
段目以降はACS回路の出力により前段の信号のうち接続
されている複数のステートから１つを選択し、そのメモ
リの内容を記憶する。
上述のことから拘束長、トランケーション段数を大き
くした場合、シフトレジスタ数は大きくなる。従来の回
路ではパスメモリの入力は常に変動するため、シフトレ
ジスタの内容が変化する確率が高く、そこで消費される
電力が大きくなるという欠点があった。
くした場合、シフトレジスタ数は大きくなる。従来の回
路ではパスメモリの入力は常に変動するため、シフトレ
ジスタの内容が変化する確率が高く、そこで消費される
電力が大きくなるという欠点があった。
「課題を解決するための手段」 この発明は、従来におけるパスメモリのシフトレジス
タの内容をACS回路の出力に応じて前段のシフトレジス
タから選択するかわりに、同一段の他のステートから選
択する。この発明の目的は、シフトレジスタの内容が変
化する場合のみクロックを与えることにより、シフトレ
ジスタの消費電力を大幅に低減するにある。
タの内容をACS回路の出力に応じて前段のシフトレジス
タから選択するかわりに、同一段の他のステートから選
択する。この発明の目的は、シフトレジスタの内容が変
化する場合のみクロックを与えることにより、シフトレ
ジスタの消費電力を大幅に低減するにある。
「実施例」 第１図はこの発明によるパスメモリの実施例である。
第３図の場合と同じ構成の符号器を用いたもので簡単の
ためトランケーション段数を３段の場合について示して
いる。
第３図の場合と同じ構成の符号器を用いたもので簡単の
ためトランケーション段数を３段の場合について示して
いる。
図で１は全パスメモリ（記憶回路）共通に供給される
クロック信号、２はACS回路出力、３はパスメモリセル
（記憶回路）、４はセレクタ、５はパスメモリ出力、６
はトランケーション段数ｐに対応するｐ相信号発生器出
力（この例では３相信号発生器出力）である。
クロック信号、２はACS回路出力、３はパスメモリセル
（記憶回路）、４はセレクタ、５はパスメモリ出力、６
はトランケーション段数ｐに対応するｐ相信号発生器出
力（この例では３相信号発生器出力）である。
この例では、縦方向４つのパスメモリセル（記憶回
路）で１つの記憶回路群を構成し、これを横方向にトラ
ンケーション段数分、この例では３段設けることにより
パスメモリを構成している。
路）で１つの記憶回路群を構成し、これを横方向にトラ
ンケーション段数分、この例では３段設けることにより
パスメモリを構成している。
６の３相信号発生器出力は、各タイムスロットにおい
て、ACS回路出力を、記憶回路群の１つに順次記憶させ
るための信号である。具体的には、第８図に示すように
トランケーション段数と同数の信号で、位相が１タイム
スロットだけ順次シフトした信号からなり、各記憶回路
群を順次循環的に初段の記憶回路群として選択する。こ
の選択された記憶回路群が請求の範囲でいう第ｉ番目の
記憶回路群となる。２つのACS回路出力は各パスメモリ
セル内のセレクタを制御する信号となると同時に該当す
る段（記憶回路群）が初段に相当する場合にはメモリ入
力となる。即ちこのACS回路出力をメモリ（記憶回路）
３の入力とするのが請求の範囲でいう第１の機能であ
る。４のセレクタは３相信号発生器の出力６を用いて最
終段に相当する記憶回路群の出力をパスメモリ出力とす
るための回路である。
て、ACS回路出力を、記憶回路群の１つに順次記憶させ
るための信号である。具体的には、第８図に示すように
トランケーション段数と同数の信号で、位相が１タイム
スロットだけ順次シフトした信号からなり、各記憶回路
群を順次循環的に初段の記憶回路群として選択する。こ
の選択された記憶回路群が請求の範囲でいう第ｉ番目の
記憶回路群となる。２つのACS回路出力は各パスメモリ
セル内のセレクタを制御する信号となると同時に該当す
る段（記憶回路群）が初段に相当する場合にはメモリ入
力となる。即ちこのACS回路出力をメモリ（記憶回路）
３の入力とするのが請求の範囲でいう第１の機能であ
る。４のセレクタは３相信号発生器の出力６を用いて最
終段に相当する記憶回路群の出力をパスメモリ出力とす
るための回路である。
ここで注目すべき点は、第１図の記憶回路（パスメモ
リセル）３の数と配置構成は第６図のそれと同一である
が、第６図と異なり、パスメモリセル（記憶回路）３の
出力が次段のパスメモリセル（記憶回路）３に接続され
ていない点である。従来は順次、次段にパスメモリセル
（記憶回路）３の内容を送ることにより、内容を更新あ
るいはメモリしていた。しかし、この発明では、同一の
段、即ち同一の記憶回路群内で記憶内容を更新あるいは
メモリしている。なお、この同一の段、即ち同一の記憶
回路群内で記憶内容を更新あるいはメモリする機能を、
請求の範囲では記憶回路群内でACS回路の出力で示され
る状態遷移に対応する記憶内容の転写を行う第２の機能
とよぶ。
リセル）３の数と配置構成は第６図のそれと同一である
が、第６図と異なり、パスメモリセル（記憶回路）３の
出力が次段のパスメモリセル（記憶回路）３に接続され
ていない点である。従来は順次、次段にパスメモリセル
（記憶回路）３の内容を送ることにより、内容を更新あ
るいはメモリしていた。しかし、この発明では、同一の
段、即ち同一の記憶回路群内で記憶内容を更新あるいは
メモリしている。なお、この同一の段、即ち同一の記憶
回路群内で記憶内容を更新あるいはメモリする機能を、
請求の範囲では記憶回路群内でACS回路の出力で示され
る状態遷移に対応する記憶内容の転写を行う第２の機能
とよぶ。
この図におけるパスメモリセル（記憶回路）３の構成
を第２図に示す。ここで１はｐ相信号発生器出力、２は
ACS回路出力、３は前タイムスロットにおけるシフトレ
ジスタの内容、４は４−１セレクタ、５は２−１セレク
タ、６はパスメモリセル出力、７はクロック信号であ
る。
を第２図に示す。ここで１はｐ相信号発生器出力、２は
ACS回路出力、３は前タイムスロットにおけるシフトレ
ジスタの内容、４は４−１セレクタ、５は２−１セレク
タ、６はパスメモリセル出力、７はクロック信号であ
る。
まず４−１セレクタ４において、ACS回路の出力２に
より、前タイムスロットのシフトレジスタの内容から１
つを選択する。更に、２−１セレクタ５において、ｐ相
信号発生器の出力１を用いて、該当する記憶回路群が初
段に相当する場合にはACS回路の出力２をシフトレジス
タ入力として、他の場合においては、セレクタ４の出力
である前タイムスロットのシフトレジスタ内容を選択す
ると同時にこの内容と、当該記憶回路のシフトレジスタ
の内容とを比較し、値が異なる場合のみクロック信号７
に同期して、シフトレジスタの内容を反転させる。
より、前タイムスロットのシフトレジスタの内容から１
つを選択する。更に、２−１セレクタ５において、ｐ相
信号発生器の出力１を用いて、該当する記憶回路群が初
段に相当する場合にはACS回路の出力２をシフトレジス
タ入力として、他の場合においては、セレクタ４の出力
である前タイムスロットのシフトレジスタ内容を選択す
ると同時にこの内容と、当該記憶回路のシフトレジスタ
の内容とを比較し、値が異なる場合のみクロック信号７
に同期して、シフトレジスタの内容を反転させる。
復号信号を取出す第１図のセレクタ４の構成を第９図
に示す。1,2,3は各記憶回路群から選ばれた記憶回路
（パスメモリ）の出力であり、4,5,6はこれと対応する
段に供給されるｐ相信号発生器の出力、７は復号信号出
力である。4,5,6の内の１つが指定されると、この段が
初段となり、この段の記憶回路群内のシフトレジスタに
保持されている記憶内容がｐタイムスロット経過後の一
番古いデータを示していることになる。このデータが復
号信号として選択され、レジスタに保持されて復号出力
７として取出される。
に示す。1,2,3は各記憶回路群から選ばれた記憶回路
（パスメモリ）の出力であり、4,5,6はこれと対応する
段に供給されるｐ相信号発生器の出力、７は復号信号出
力である。4,5,6の内の１つが指定されると、この段が
初段となり、この段の記憶回路群内のシフトレジスタに
保持されている記憶内容がｐタイムスロット経過後の一
番古いデータを示していることになる。このデータが復
号信号として選択され、レジスタに保持されて復号出力
７として取出される。
この発明を用いた場合と従来の回路を比較すると、従
来の回路では、ACS回路の出力により選択された内容は
次段の記憶回路へシフトされるため、初段および最終段
の記憶回路の位置が固定であり、そこにACS回路の出力
を入力する。あるいは、そこから復号出力を取り出せば
よい。しかし、各メモリセル（記憶回路）の内容は入力
信号に従い常に変化するため、消費電力が大きくなる。
これに対し、この発明を用いた場合には選択された内容
は同一の記憶回路群に記憶される。従って初段となる記
憶回路群および最終段となる記憶回路群は順次循環的に
変化するため、各時刻毎にその記憶回路群を選択するた
めのｐ相信号発生器が必要になる。しかし、同一の記憶
回路群内で内容を転写するため、メモリセル（記憶回
路）３内における記憶内容の更新量は少なく、消費電力
は削減される。
来の回路では、ACS回路の出力により選択された内容は
次段の記憶回路へシフトされるため、初段および最終段
の記憶回路の位置が固定であり、そこにACS回路の出力
を入力する。あるいは、そこから復号出力を取り出せば
よい。しかし、各メモリセル（記憶回路）の内容は入力
信号に従い常に変化するため、消費電力が大きくなる。
これに対し、この発明を用いた場合には選択された内容
は同一の記憶回路群に記憶される。従って初段となる記
憶回路群および最終段となる記憶回路群は順次循環的に
変化するため、各時刻毎にその記憶回路群を選択するた
めのｐ相信号発生器が必要になる。しかし、同一の記憶
回路群内で内容を転写するため、メモリセル（記憶回
路）３内における記憶内容の更新量は少なく、消費電力
は削減される。
「発明の効果」 パスメモリの内容は各タイムスロット毎の最も確から
しいパスを記憶する。各タイムスロット毎に信号は異な
るが、各ステートに関しては後段になるに従い正しい信
号が選択されるため、同じ信号が選ばれることが多い。
従って、この発明による回路によって、同一段内で信号
の転送を行えば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、その結果、メモリ書換
えの必要量が低減し、消費電力の低減が図れる。
しいパスを記憶する。各タイムスロット毎に信号は異な
るが、各ステートに関しては後段になるに従い正しい信
号が選択されるため、同じ信号が選ばれることが多い。
従って、この発明による回路によって、同一段内で信号
の転送を行えば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、その結果、メモリ書換
えの必要量が低減し、消費電力の低減が図れる。
第１図はこの発明の要部であるパスメモリの一例を示す
図、第２図は第１図中のパスメモリセルを示す図、第３
図は畳み込み符号器及びビタビ復号器を示すブロック
図、第４図は拘束長３、符号率1/2の畳み込み符号器を
示す図、第５図はその状態遷移図、第６図は従来のパス
メモリを示す図、第７図は従来のパスメモリセルを示す
図、第８図はこの発明で用いるｐ相信号のタイミング
図、第９図はこの発明に用いる信号復号回路の構成を示
すブロック図である。
図、第２図は第１図中のパスメモリセルを示す図、第３
図は畳み込み符号器及びビタビ復号器を示すブロック
図、第４図は拘束長３、符号率1/2の畳み込み符号器を
示す図、第５図はその状態遷移図、第６図は従来のパス
メモリを示す図、第７図は従来のパスメモリセルを示す
図、第８図はこの発明で用いるｐ相信号のタイミング
図、第９図はこの発明に用いる信号復号回路の構成を示
すブロック図である。
Claims (1)
- 【請求項１】拘束長が（ｋ＋１）で2k個の状態数を有す
る畳み込み符号器によって符号化された信号を入力と
し、各受信信号の尤度を演算するブランチメトリック発
生回路と、そのブランチメトリック発生回路出力を入力
として、各ステートに対し最も確からしい状態遷移を選
択するACS回路と、そのACS回路の出力を入力とし、ｐタ
イムスロットにおけるパスを記憶するパスメモリ回路か
らなるビタビ復号回路において、 上記パスメモリ回路はｐ個の記憶回路群からなり、 その各記憶回路群は上記2k個の各状態と対応した記憶回
路を備え、 これら各記憶回路は上記ACS回路の出力を記憶する第１
の機能及び各々の記憶回路群内で上記ACS回路の出力で
示される状態遷移に対応する記憶内容の転写を行う第２
の機能を持ち、 上記タイムスロット毎に歩進し、ある時刻ｔにおいては
第ｉ番目（ｉ＝１〜ｐ）の記憶回路群のみに第１の機能
を行わせ、他の記憶回路群には第２の機能を行わせ、第
ｉ番目の記憶回路群から復号信号を出力させ、時刻（ｔ
＋１）においては、上記ｉをｉ＋１としてｐを周期に順
次循環的に記憶回路群を選択するｐ相信号発生器を具備
することを特徴とするビタビ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170725A JPH02170725A (ja) | 1990-07-02 |
| JP2575854B2 true JP2575854B2 (ja) | 1997-01-29 |
Family
ID=18188817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326526A Expired - Fee Related JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575854B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277856B2 (ja) | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
| JP3250550B2 (ja) | 1999-09-02 | 2002-01-28 | 日本電気株式会社 | パスメモリ回路およびビタビ復号回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235529A (ja) * | 1984-05-08 | 1985-11-22 | Fujitsu Ltd | ヴイタビ復号装置 |
-
1988
- 1988-12-23 JP JP63326526A patent/JP2575854B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170725A (ja) | 1990-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4606027A (en) | Error correction apparatus using a Viterbi decoder | |
| CA1260615A (en) | Method of decoding binary signals and viterbi decoder as well as uses therefor | |
| JP3515720B2 (ja) | ビタビ復号器 | |
| US4979175A (en) | State metric memory arrangement for a viterbi decoder | |
| US5509021A (en) | Viterbi decoder for decoding error-correcting encoded information symbol string | |
| EP0512641B1 (en) | Decoder device | |
| JP2717032B2 (ja) | ビタビ復号器 | |
| US5446746A (en) | Path memory apparatus of a viterbi decoder | |
| JPH10200421A (ja) | ビタビデコーダにおける加算／比較／選択処理器 | |
| US6272661B1 (en) | Minimum memory implementation of high speed viterbi decoder | |
| US6523146B1 (en) | Operation processing apparatus and operation processing method | |
| US6408420B1 (en) | Viterbi decoding method and apparatus thereof | |
| US6615388B1 (en) | Low power path memory for viterbi decoders | |
| JP2755045B2 (ja) | ビタビ復号器 | |
| Collins | The subtleties and intricacies of building a constraint length 15 convolutional decoder | |
| US6697442B1 (en) | Viterbi decoding apparatus capable of shortening a decoding process time duration | |
| JP2575854B2 (ja) | ビタビ復号回路 | |
| JP3259725B2 (ja) | ビタビ復号装置 | |
| JPH09266448A (ja) | ビタビ復号化装置およびビタビ復号化方法 | |
| US7225393B2 (en) | Viterbi decoder and Viterbi decoding method | |
| JP2575853B2 (ja) | ビタビ復号回路 | |
| KR0155516B1 (ko) | 비터비 복호기에서 한개의 메모리를 사용한 상태 매트릭 메모리 운용방법 및 그 장치 | |
| JP3348069B2 (ja) | ビタビ復号装置および方法 | |
| JP3338371B2 (ja) | ビタビ復号器 | |
| JPH038140B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |