JP3277856B2 - ビタビデコーダ - Google Patents
ビタビデコーダInfo
- Publication number
- JP3277856B2 JP3277856B2 JP23365597A JP23365597A JP3277856B2 JP 3277856 B2 JP3277856 B2 JP 3277856B2 JP 23365597 A JP23365597 A JP 23365597A JP 23365597 A JP23365597 A JP 23365597A JP 3277856 B2 JP3277856 B2 JP 3277856B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- circuit
- data
- viterbi decoder
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
- H03M13/6505—Memory efficient implementations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
- H03M13/4169—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、超低消費電力型の
ビタビ復号ＬＳＩを有するビタビデコーダに関し、特に
待ち受け時もビタビ復号を行うＣＤＭＡシステムを用い
た携帯電話用ビタビデコーダに関する。
ビタビ復号ＬＳＩを有するビタビデコーダに関し、特に
待ち受け時もビタビ復号を行うＣＤＭＡシステムを用い
た携帯電話用ビタビデコーダに関する。
【０００２】
【従来の技術】従来、畳み込み符号化ビタビ復号法はラ
ンダム誤りに対する訂正能力が非常に大きい誤り訂正方
式として、衛星通信を初め実用に供されて来た。この様
なシステムでは非常に速い動作速度と長いフレーム長が
要求され、ビタビ復号ＬＳＩとしてはパスメモリの段数
を適当な長さで打ち切るメモリトランケーションを行う
必要があった。この様な要求から実用化されているビタ
ビ復号ＬＳＩのパスメモリと最尤判定回路の例を第７図
に示す。図７に示す様にパスセレクト信号Ａｉ＋１（）
によって各段間スウィッチが上下に倒れた後、シフトパ
ルスによるシフトレジスタの内容は、行の入れ替えとシ
フトが行われ内容の更新が順次各時点で反復される。最
尤判定回路はｉ＋１時点のパスメトリックの最大になる
パスを検出し、そのシフトレジスタにスウィッチを倒し
て読み出せばそれが最尤復号出力となる。しかし１チッ
プでこれを実現すると膨大な搭載ゲートを高速で動作さ
せる為消費電力が極めて大きくなるといった欠点があっ
た。
ンダム誤りに対する訂正能力が非常に大きい誤り訂正方
式として、衛星通信を初め実用に供されて来た。この様
なシステムでは非常に速い動作速度と長いフレーム長が
要求され、ビタビ復号ＬＳＩとしてはパスメモリの段数
を適当な長さで打ち切るメモリトランケーションを行う
必要があった。この様な要求から実用化されているビタ
ビ復号ＬＳＩのパスメモリと最尤判定回路の例を第７図
に示す。図７に示す様にパスセレクト信号Ａｉ＋１（）
によって各段間スウィッチが上下に倒れた後、シフトパ
ルスによるシフトレジスタの内容は、行の入れ替えとシ
フトが行われ内容の更新が順次各時点で反復される。最
尤判定回路はｉ＋１時点のパスメトリックの最大になる
パスを検出し、そのシフトレジスタにスウィッチを倒し
て読み出せばそれが最尤復号出力となる。しかし１チッ
プでこれを実現すると膨大な搭載ゲートを高速で動作さ
せる為消費電力が極めて大きくなるといった欠点があっ
た。
【０００３】近年、デジタル方式の携帯電話やＣＤＭＡ
方式の携帯電話にビタビ復号法が用いられる様になって
きた。この様なシステムでは衛星通信の場合と異なり、
遅い動作速度と比較的短いフレーム長を用いている。し
かし電池を電源とし、携帯性を追求する為、超低消費電
力が必須の条件となっている。現在迄に知られている低
消費型ビタビ復号は、例えばデジタル方式の携帯電話用
ＤＳＰにビタビ復号を処理する専用回路を内蔵した方法
がある（日経エレクトロニクス、Ｎｏ．６２０、１５−
１６、”９４に記載がある）。
方式の携帯電話にビタビ復号法が用いられる様になって
きた。この様なシステムでは衛星通信の場合と異なり、
遅い動作速度と比較的短いフレーム長を用いている。し
かし電池を電源とし、携帯性を追求する為、超低消費電
力が必須の条件となっている。現在迄に知られている低
消費型ビタビ復号は、例えばデジタル方式の携帯電話用
ＤＳＰにビタビ復号を処理する専用回路を内蔵した方法
がある（日経エレクトロニクス、Ｎｏ．６２０、１５−
１６、”９４に記載がある）。
【０００４】しかし、更に通話時間が長くなることが要
求されていること、また携帯性を高める為の電池容量の
削減が求められていることから、更なる消費電力削減が
求められている。特に待ち受け時もビタビ復号を行うＣ
ＤＭＡシステムでは必須条件である。
求されていること、また携帯性を高める為の電池容量の
削減が求められていることから、更なる消費電力削減が
求められている。特に待ち受け時もビタビ復号を行うＣ
ＤＭＡシステムでは必須条件である。
【０００５】
【発明が解決しようとする課題】現在知られている低消
費型ビタビ復号でデジタル携帯電話用ＤＳＰにビタビ復
号を処理する専用回路を内蔵した方法をみると、２回の
ＡＣＳ演算を６サイクルで実行することが出来る様にな
っている。しかし、ビタビ復号に必要なパスメモリとそ
の最尤判定といった処理はソフトウェアによってなさ
れ、またＡＣＳ演算に必要なメトリック情報に頻繁な外
部とのアクセスが生じる。特に軟判定を行う場合、メト
リック情報のビット数が増えるので処理にオーバーヘッ
ドが増え低消費電力化が難しいといった問題があった。
費型ビタビ復号でデジタル携帯電話用ＤＳＰにビタビ復
号を処理する専用回路を内蔵した方法をみると、２回の
ＡＣＳ演算を６サイクルで実行することが出来る様にな
っている。しかし、ビタビ復号に必要なパスメモリとそ
の最尤判定といった処理はソフトウェアによってなさ
れ、またＡＣＳ演算に必要なメトリック情報に頻繁な外
部とのアクセスが生じる。特に軟判定を行う場合、メト
リック情報のビット数が増えるので処理にオーバーヘッ
ドが増え低消費電力化が難しいといった問題があった。
【０００６】また、ＣＤＭＡシステムではレイク合成を
用いるが、各フィンガーにおける位相推定と振幅推定に
よる復調を行った後の信号はＩ系統、Ｑ系統ともに２乗
の振幅となって得られる。レーレーフェージング等のレ
ベル変動を考慮したビタビ復号を考える場合、その軟判
定情報となるメトリックは２乗である方が都合が良い。
そこで、軟判定情報は２倍のビット幅を持つことになる
が、上記の従来の方法だと処理のオーバーヘッドを更に
上長させることになるといった欠点があった。
用いるが、各フィンガーにおける位相推定と振幅推定に
よる復調を行った後の信号はＩ系統、Ｑ系統ともに２乗
の振幅となって得られる。レーレーフェージング等のレ
ベル変動を考慮したビタビ復号を考える場合、その軟判
定情報となるメトリックは２乗である方が都合が良い。
そこで、軟判定情報は２倍のビット幅を持つことになる
が、上記の従来の方法だと処理のオーバーヘッドを更に
上長させることになるといった欠点があった。
【０００７】本発明はこのような状況にかんがみてなさ
れたものであり、超低消費電力化が可能な小型軽量で操
作性を向上させることのできるビタビデコーダを提供す
ることを目的とする。
れたものであり、超低消費電力化が可能な小型軽量で操
作性を向上させることのできるビタビデコーダを提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載のビタビ
デコーダは、入力信号をビタビ復号化するビタビデコー
ダにおいて、パスメモリと、少なくとも拘束長−１を段
数とするシフトレジスタとを有し、且つ該シフトレジス
タからの信号を制御信号とするデータセレクタによりバ
ックトレース用のアドレスカウンタによって指定された
前記パスメモリの内容を選択し、その結果を前記シフト
レジスタに入力するバックトレース回路を具備する。
デコーダは、入力信号をビタビ復号化するビタビデコー
ダにおいて、パスメモリと、少なくとも拘束長−１を段
数とするシフトレジスタとを有し、且つ該シフトレジス
タからの信号を制御信号とするデータセレクタによりバ
ックトレース用のアドレスカウンタによって指定された
前記パスメモリの内容を選択し、その結果を前記シフト
レジスタに入力するバックトレース回路を具備する。
【０００９】請求項２に記載のビタビデコーダは、第１
のＲＡＭによって構成されるパスメモリを含むパックト
レース回路と、第２のＲＡＭによって構成されるパスメ
トリックを含むＡＣＳ回路と、ブランチメトリック回路
よりなり、前記パスメモリを含むバックトレース回路
は、少なくとも（拘束長−１）を段数とするシフトレジ
スタを有し、該シフトレジスタからの信号を制御信号と
するデータセレクタによりバックトレース用のアドレス
カウンタによって指定された前記パスメモリの内容を選
択し、その結果を該シフトレジスタに入力する。
のＲＡＭによって構成されるパスメモリを含むパックト
レース回路と、第２のＲＡＭによって構成されるパスメ
トリックを含むＡＣＳ回路と、ブランチメトリック回路
よりなり、前記パスメモリを含むバックトレース回路
は、少なくとも（拘束長−１）を段数とするシフトレジ
スタを有し、該シフトレジスタからの信号を制御信号と
するデータセレクタによりバックトレース用のアドレス
カウンタによって指定された前記パスメモリの内容を選
択し、その結果を該シフトレジスタに入力する。
【００１０】請求項３に記載のビタビデコーダは、前記
第１のＲＡＭによって構成されるパスメモリを複数個に
分割し、前記シフトレジスタの少なくとも１個の上位ビ
ットによりチップセレクト信号を形成し、該チップセレ
クト信号によって分割したパスメモリの選択を行い、前
記シフトレジスタの残りのビットを制御信号とするデー
タセレクタにより前記バックトレース用カウンタと該チ
ップセレクト信号により選択されたパスメモリの内容を
選択し、その結果を前記シフトレジスタに入力する。
第１のＲＡＭによって構成されるパスメモリを複数個に
分割し、前記シフトレジスタの少なくとも１個の上位ビ
ットによりチップセレクト信号を形成し、該チップセレ
クト信号によって分割したパスメモリの選択を行い、前
記シフトレジスタの残りのビットを制御信号とするデー
タセレクタにより前記バックトレース用カウンタと該チ
ップセレクト信号により選択されたパスメモリの内容を
選択し、その結果を前記シフトレジスタに入力する。
【００１１】請求項４に記載のビタビデコーダは、前記
第２のＲＡＭによって構成されるパスメトリックを複数
個に分割し、分割したパスメトリック毎に前記ＡＣＳ回
路を具備させ、ＡＣＳによって選択された生き残りパス
に対応する加算値をその状態の尤度としてパスメトリッ
クに記憶する際、分割したメモリ群毎に書き込みを行
う。
第２のＲＡＭによって構成されるパスメトリックを複数
個に分割し、分割したパスメトリック毎に前記ＡＣＳ回
路を具備させ、ＡＣＳによって選択された生き残りパス
に対応する加算値をその状態の尤度としてパスメトリッ
クに記憶する際、分割したメモリ群毎に書き込みを行
う。
【００１２】請求項５に記載のビタビデコーダは、前記
ＡＣＳの開始及び前記バックトレースの開始信号により
それぞれ動作を開始するＡＣＳ回路とバックトレース回
路を有し、それぞれの開始信号によって事象起動する。
ＡＣＳの開始及び前記バックトレースの開始信号により
それぞれ動作を開始するＡＣＳ回路とバックトレース回
路を有し、それぞれの開始信号によって事象起動する。
【００１３】請求項６に記載のビタビデコーダは、前記
バックトレース回路におけるパスメモリの段数を複数ブ
ロックから成る適当な長さに打ち切る際、前後の打ち切
った範囲がブロック単位で重なり合うように構成し、最
尤判定回路によりバックトレース開始位置を設定し、バ
ックトレースして選択された状態に対する打ち切りシン
ボル内の一本の生き残りパスの先頭のブロックを復号デ
ータとする。
バックトレース回路におけるパスメモリの段数を複数ブ
ロックから成る適当な長さに打ち切る際、前後の打ち切
った範囲がブロック単位で重なり合うように構成し、最
尤判定回路によりバックトレース開始位置を設定し、バ
ックトレースして選択された状態に対する打ち切りシン
ボル内の一本の生き残りパスの先頭のブロックを復号デ
ータとする。
【００１４】請求項７に記載のビタビデコーダは、前記
複数ブロックによって分割されたパスメモリをブロック
毎に回転するリングバッファにて構成し、バックトレー
スは最後のブロックの最後のデータより開始し、先頭の
ブロックに対応して得られるデータを復号データとす
る。
複数ブロックによって分割されたパスメモリをブロック
毎に回転するリングバッファにて構成し、バックトレー
スは最後のブロックの最後のデータより開始し、先頭の
ブロックに対応して得られるデータを復号データとす
る。
【００１５】請求項８に記載のビタビデコーダは、前記
複数ブロックによって分割されたパスメモリを形成する
リングバッファをＲＡＭによって構成し、ブロック毎の
データの更新はアドレス制御によって実現した。
複数ブロックによって分割されたパスメモリを形成する
リングバッファをＲＡＭによって構成し、ブロック毎の
データの更新はアドレス制御によって実現した。
【００１６】請求項９に記載のビタビデコーダは、前記
複数のブロックにそれぞれ対応する入カデータをブロッ
ク毎に時間圧縮し、ＡＣＳ処理及びトレースバック処理
を圧縮したタイミングで行う。
複数のブロックにそれぞれ対応する入カデータをブロッ
ク毎に時間圧縮し、ＡＣＳ処理及びトレースバック処理
を圧縮したタイミングで行う。
【００１７】
【発明の実施の形態】以下、本発明のビタビデコーダの
実施の形態の構成例を図面を参照しながら詳細に説明す
る。
実施の形態の構成例を図面を参照しながら詳細に説明す
る。
【００１８】図１は、本発明によるビタビデコーダを用
いた第１の構成例である。
いた第１の構成例である。
【００１９】同図は、パスメモリを含むバックトレース
回路であり、拘束長−１ビットのシフトレジスタ８と、
フレームの長さに相当するカウント値を持つカウンタ１
１，７と、ビット単位で論理積をとるＡＮＤ回路４と、
ＡＣＳ回路より送られて来た判定結果をパラレル変換
し、パスメモリ１−１、１−２、１−３２へ格納する為
のＳ／Ｐ変換２とラッチ回路３と、前記シフトレジスタ
８の上位５ビットをデコードしてパスメモリバンク１−
１、１−２、１−３２のチップセレクト信号３２本を生
成するデコーダ９と、チップセレクトされたパスメモリ
から得たデータから必要なビットを選ぶ為の比較データ
を生成するデコーダ５と、その論理積演算を行うＡＮＤ
回路４と、ＡＣＳが動作してパスメモリに比較データを
格納する状態とバックトレースでデータを取り出す状態
とを選択するセレクタ６，１０より構成している。
回路であり、拘束長−１ビットのシフトレジスタ８と、
フレームの長さに相当するカウント値を持つカウンタ１
１，７と、ビット単位で論理積をとるＡＮＤ回路４と、
ＡＣＳ回路より送られて来た判定結果をパラレル変換
し、パスメモリ１−１、１−２、１−３２へ格納する為
のＳ／Ｐ変換２とラッチ回路３と、前記シフトレジスタ
８の上位５ビットをデコードしてパスメモリバンク１−
１、１−２、１−３２のチップセレクト信号３２本を生
成するデコーダ９と、チップセレクトされたパスメモリ
から得たデータから必要なビットを選ぶ為の比較データ
を生成するデコーダ５と、その論理積演算を行うＡＮＤ
回路４と、ＡＣＳが動作してパスメモリに比較データを
格納する状態とバックトレースでデータを取り出す状態
とを選択するセレクタ６，１０より構成している。
【００２０】同図より、ＡＣＳより送られて来た判定デ
ータは先ずＳ／Ｐ変換２によりシリアル・パラレル変換
が行われその結果はラッチ回路３へ蓄えられる。状態を
選択する為のセレクタ６，１０は判定データを格納する
状態に切り替わっており、アドレスレス指定とチップセ
レクトにより、先頭番地より順次ラッチ回路３に蓄えら
れた判定データがパスメモリ１−１、１−２、１−３２
へ格納される。１フレーム分のデータが格納されると、
状態選択セレクタ６，１０はバックトレースでデータを
取り出す状態になる。この時カウンタ１１はカウンタ７
の最後の値がセットされ（カウンタ１１とカウンタ７を
アップダウンカウンター個に置き換えて最後のカウント
値の設定を省略することも可能）ダウンカウントが開始
される。受信信号の最後の部分にはテールビットが８×
３＝２４シンボル分有り、ビット数で拘束長−１に相当
する。従って、シフトレジスタ８には全て″０″がセッ
トされ、パスメモリのアドレスはデコーダ９のチップセ
レクトによって１−１が選択され、ＡＮＤ回路４へのバ
ス上に選択されたデータが出力される。このデータは、
デコーダ５によって、得られたデータとビット毎の論理
積がとられ、この場合は、シフトレジスタ８の内容は全
て″０″であるので、パスメモリの最初のビットが検査
されることになる。ＡＮＤ回路４によって検出された内
容は、シフトレジスタ８にフィードバックされ、その内
容を元に同様のことを繰り返す。この繰り返しによって
逐次的にトレースバックが行われる。
ータは先ずＳ／Ｐ変換２によりシリアル・パラレル変換
が行われその結果はラッチ回路３へ蓄えられる。状態を
選択する為のセレクタ６，１０は判定データを格納する
状態に切り替わっており、アドレスレス指定とチップセ
レクトにより、先頭番地より順次ラッチ回路３に蓄えら
れた判定データがパスメモリ１−１、１−２、１−３２
へ格納される。１フレーム分のデータが格納されると、
状態選択セレクタ６，１０はバックトレースでデータを
取り出す状態になる。この時カウンタ１１はカウンタ７
の最後の値がセットされ（カウンタ１１とカウンタ７を
アップダウンカウンター個に置き換えて最後のカウント
値の設定を省略することも可能）ダウンカウントが開始
される。受信信号の最後の部分にはテールビットが８×
３＝２４シンボル分有り、ビット数で拘束長−１に相当
する。従って、シフトレジスタ８には全て″０″がセッ
トされ、パスメモリのアドレスはデコーダ９のチップセ
レクトによって１−１が選択され、ＡＮＤ回路４へのバ
ス上に選択されたデータが出力される。このデータは、
デコーダ５によって、得られたデータとビット毎の論理
積がとられ、この場合は、シフトレジスタ８の内容は全
て″０″であるので、パスメモリの最初のビットが検査
されることになる。ＡＮＤ回路４によって検出された内
容は、シフトレジスタ８にフィードバックされ、その内
容を元に同様のことを繰り返す。この繰り返しによって
逐次的にトレースバックが行われる。
【００２１】図２は、図１の構成例に判定データを送る
回路で、ＲＡＭによって構成されたパスメトリックを含
むＡＣＳ回路の例である。
回路で、ＲＡＭによって構成されたパスメトリックを含
むＡＣＳ回路の例である。
【００２２】パスメトリックメモリは１０１と１０５の
二面をもっており、どちらか片方が入力、他方が出力先
となる。この状態は、全ての状態の比較を完了すると入
れ替わる。入れ替えはセレクタ１０３，１０４，１０
８、１１５にて行われる。カウンタ１０２は入力となる
パスメモリのアドレスの設定及び出力先のアドレス設定
に用いられており、入力に対しては、カウンタの最下位
ビットがアドレスの最上位ビットに、出力に対しては、
カウンタの最下位ビットがアドレスの最下位ビットにな
る様に接続される。これによって、例えばステートＮ
０．の０番と１２８番が比較されその結果が出力先のパ
スメモリの０番と１番に格納されることになる。比較
は、レジスタ１１３と１１０に一時保管されたデータを
ブランチメトリック加算用の加算器１１６と１０７によ
って加算したあと比較用の加算器１１７にて最小比較さ
れる。比較結果は上述のパスメモを含むバックトレース
回路に送られる。また比較結果はメトリックの．選択に
も使用され、尤度の高い方がセレクタ１０６によって選
択され、その内容は出力先のパスメトリックメモリヘ送
られる。またレジスタ１１２、１１１はメモリの速度を
考慮して予め次ぎのデータを読み込んでおく為である。
二面をもっており、どちらか片方が入力、他方が出力先
となる。この状態は、全ての状態の比較を完了すると入
れ替わる。入れ替えはセレクタ１０３，１０４，１０
８、１１５にて行われる。カウンタ１０２は入力となる
パスメモリのアドレスの設定及び出力先のアドレス設定
に用いられており、入力に対しては、カウンタの最下位
ビットがアドレスの最上位ビットに、出力に対しては、
カウンタの最下位ビットがアドレスの最下位ビットにな
る様に接続される。これによって、例えばステートＮ
０．の０番と１２８番が比較されその結果が出力先のパ
スメモリの０番と１番に格納されることになる。比較
は、レジスタ１１３と１１０に一時保管されたデータを
ブランチメトリック加算用の加算器１１６と１０７によ
って加算したあと比較用の加算器１１７にて最小比較さ
れる。比較結果は上述のパスメモを含むバックトレース
回路に送られる。また比較結果はメトリックの．選択に
も使用され、尤度の高い方がセレクタ１０６によって選
択され、その内容は出力先のパスメトリックメモリヘ送
られる。またレジスタ１１２、１１１はメモリの速度を
考慮して予め次ぎのデータを読み込んでおく為である。
【００２３】図３は、ブランチメトリック発生回路で、
上述のＲＡＭによって構成されたパスメトリックを含む
ＡＣＳ回路の例にブランチメトリックを送出するもので
ある。
上述のＲＡＭによって構成されたパスメトリックを含む
ＡＣＳ回路の例にブランチメトリックを送出するもので
ある。
【００２４】図３において、直並列変換器２０１は、デ
インターリープ（図では省略）から送られてくるシリア
ルデータを３シンボルの並列データに並び替えるもので
ある。並べ替えられたデータは、それぞれ２の補数回路
２０２、２０３、２０４により正負両方のデータを用意
している。加算器２１１、２０９は生成多項式回路２０
５からの信号を受けて動作するセレクタ２０６〜２０８
により選ばれたデータを加算しブランチメトリックを発
生させるもので、送り手と同じ生成多項式になっている
ので上述のパスメトリック回路のＡＣＳ動作に併せてそ
れぞれ選ばれたブランチメトリックを発生する。ＡＣＳ
とのタイミング合わせは、図２におけるカウンタ値を使
用している。２の補数回路２１０は、ＡＣＳで使うぺア
のブランチメトリックを作る為のものである。
インターリープ（図では省略）から送られてくるシリア
ルデータを３シンボルの並列データに並び替えるもので
ある。並べ替えられたデータは、それぞれ２の補数回路
２０２、２０３、２０４により正負両方のデータを用意
している。加算器２１１、２０９は生成多項式回路２０
５からの信号を受けて動作するセレクタ２０６〜２０８
により選ばれたデータを加算しブランチメトリックを発
生させるもので、送り手と同じ生成多項式になっている
ので上述のパスメトリック回路のＡＣＳ動作に併せてそ
れぞれ選ばれたブランチメトリックを発生する。ＡＣＳ
とのタイミング合わせは、図２におけるカウンタ値を使
用している。２の補数回路２１０は、ＡＣＳで使うぺア
のブランチメトリックを作る為のものである。
【００２５】図４は、高速動作用のＡＣＳを説明したも
ので、パスメトリックメモリをＭ段のプランクに分割し
Ｍ段の並列処理を施した場合である。
ので、パスメトリックメモリをＭ段のプランクに分割し
Ｍ段の並列処理を施した場合である。
【００２６】同図においてメモリバンクはステート（ア
ドレス）に対してモデュロ−Ｍの演算に入れ替わる。
ドレス）に対してモデュロ−Ｍの演算に入れ替わる。
【００２７】メトリックの入力側とメトリックの出力側
に分けて説明すると、入力元のアドレスペアは、バンク
ＮＯ．に対しモデュロ演算で決まる。同図におけるメモ
リの上半分は、ステートＮＯ．が増加するに従って、バ
ンクＮＯ．もモデュロで増加する。下半分は、それに従
って、モデュロで減少する様に動作する。ぺアになるバ
ンクは上半分と下半分がかち合わなければ問題はない。
Ｍが偶数ならばＭ／２個のＡＣＳペアがかち合うことな
く配置される。この状態でＭ／２個のＡＣＳぺアをＭ／
２個を単位ブロックとしてブロック単位でシフトさせ
る。これによって上半分が最初のメモリバンクのグルー
プになると下半分が後半のメモリバンクのグループにな
り、かち合うことなくＭ／２ＡＣＳペアの並列処理が可
能となる。
に分けて説明すると、入力元のアドレスペアは、バンク
ＮＯ．に対しモデュロ演算で決まる。同図におけるメモ
リの上半分は、ステートＮＯ．が増加するに従って、バ
ンクＮＯ．もモデュロで増加する。下半分は、それに従
って、モデュロで減少する様に動作する。ぺアになるバ
ンクは上半分と下半分がかち合わなければ問題はない。
Ｍが偶数ならばＭ／２個のＡＣＳペアがかち合うことな
く配置される。この状態でＭ／２個のＡＣＳぺアをＭ／
２個を単位ブロックとしてブロック単位でシフトさせ
る。これによって上半分が最初のメモリバンクのグルー
プになると下半分が後半のメモリバンクのグループにな
り、かち合うことなくＭ／２ＡＣＳペアの並列処理が可
能となる。
【００２８】出力先のアドレスペアは、入力元のアドレ
スの２倍のアドレスとその＋１のアドレスである。アド
レスバンクはｍｏｄＭの演算で決定されるから、入力元
アドレスの上半分のアドレスをａｄｒＵＨとすると、出
力先アドレスは（ａｄｒＵＨ×２）ｍｏｄＭ＋（０，
１）である。上半分のメモリバンクのグループは、０〜
（Ｍ／２）−１、下半分は、（Ｍ／２）〜Ｍ−１のモデ
ュロアドレスである。（ｅｘＭ＝４ならば、０，１と
２，３となる。）従ってその実アドレスは、例えば上半
分では、ｑＭ＋｛０〜（Ｍ／２）−１｝となる。その２
倍が出力先のアドレスとなるから、２ｑＭ＋（０〜Ｍ−
２）ｅｖｅｎとなり、そのメモリバンクはｍｏｄＭをと
って、（０〜Ｍ−２）ｅｖｅｎ、またもうーつのアドレ
スは＋１であるから、丁度その間を埋める様に配置され
る。これによってかち合うことなく出力先が決定され、
Ｍ／２個のＡＣＳぺアの並列処理が可能となる。同様に
下半分では、ｑＭ〜｛（Ｍ／２）〜Ｍ−１｝である。そ
の二倍が出力先のアドレスとなるから２ｑＭ＋２・
｛（Ｍ／２）〜Ｍ−１｝ｅｖｅｎ＝２ｑ´Ｍ＋｛０〜Ｍ
−２｝ｅｖｅｎとなる。従って、そのメモリバンクはｍ
ｏｄＭをとって、｛０〜Ｍ−２｝ｅｖｅｎ、またもう一
つのアドレスは＋１であるから、その間を埋める様に配
置される。これによつてかち合うことなく出力先が決定
される。以上で全ての範囲でＭ／２個のＡＣＳぺアの並
列処理が可能になることがわかる。
スの２倍のアドレスとその＋１のアドレスである。アド
レスバンクはｍｏｄＭの演算で決定されるから、入力元
アドレスの上半分のアドレスをａｄｒＵＨとすると、出
力先アドレスは（ａｄｒＵＨ×２）ｍｏｄＭ＋（０，
１）である。上半分のメモリバンクのグループは、０〜
（Ｍ／２）−１、下半分は、（Ｍ／２）〜Ｍ−１のモデ
ュロアドレスである。（ｅｘＭ＝４ならば、０，１と
２，３となる。）従ってその実アドレスは、例えば上半
分では、ｑＭ＋｛０〜（Ｍ／２）−１｝となる。その２
倍が出力先のアドレスとなるから、２ｑＭ＋（０〜Ｍ−
２）ｅｖｅｎとなり、そのメモリバンクはｍｏｄＭをと
って、（０〜Ｍ−２）ｅｖｅｎ、またもうーつのアドレ
スは＋１であるから、丁度その間を埋める様に配置され
る。これによってかち合うことなく出力先が決定され、
Ｍ／２個のＡＣＳぺアの並列処理が可能となる。同様に
下半分では、ｑＭ〜｛（Ｍ／２）〜Ｍ−１｝である。そ
の二倍が出力先のアドレスとなるから２ｑＭ＋２・
｛（Ｍ／２）〜Ｍ−１｝ｅｖｅｎ＝２ｑ´Ｍ＋｛０〜Ｍ
−２｝ｅｖｅｎとなる。従って、そのメモリバンクはｍ
ｏｄＭをとって、｛０〜Ｍ−２｝ｅｖｅｎ、またもう一
つのアドレスは＋１であるから、その間を埋める様に配
置される。これによつてかち合うことなく出力先が決定
される。以上で全ての範囲でＭ／２個のＡＣＳぺアの並
列処理が可能になることがわかる。
【００２９】図５は、事象起動型で構成した構造例であ
る。
る。
【００３０】シーケンサー５０１からの開始信号によっ
て各ブロックは動作を開始し、完了すると完了通知信号
を返すことによって構成されている。これによって各ブ
ロックに必要な動作クロックからの制限を解放し、クロ
ックフリーな構成になっている。以下動作を順をおって
説明する。
て各ブロックは動作を開始し、完了すると完了通知信号
を返すことによって構成されている。これによって各ブ
ロックに必要な動作クロックからの制限を解放し、クロ
ックフリーな構成になっている。以下動作を順をおって
説明する。
【００３１】シーケンサー５０１は、３シンボルの軟判
定データが入力されると、直並列変換開始信号をブラン
チメトリックブロック５０２に送る。ブランチメトリッ
クブロック５０２は開始信号を受け取ると、直並列変換
を行いＡＣＳ動作に連動してブランチメトリックを送出
出来る体制を作り、変換完了信号をシーケンサー５０１
に返す。シーケンサー５０１は、ブランチメトリックの
体制が整ったことを知ると、パスメトリック＆ＡＣＳブ
ロック５０３に生成多項式回路用の信号の開始と、ＡＣ
Ｓ動作の開始信号を送る。パスメトリック＆ＡＣＳフロ
ック５０３は、開始信号を受け取ると、ＡＣＳ動作に連
動して生成多項式回路にＡＣＳ操作に対応した信号を送
りながらＡＣＳ動作を開始する。ＡＣＳ動作によって得
られた判定結果は、パスメモリ書き込みブロック５０４
に送られ、シーケンサー５０１からの書き込み開始信号
によって書き込みが行われる。この動作を繰り返し行
い、３シンボルによって判定される全てのステートを完
了すると、シーケンサー５０１は次の３シンボルが入力
される迄各ブロックの動作クロックを止めてバッテリセ
ービングを動作を行う。次の３シンボルについても同様
な処理を行い、これを繰り返すことによって１フレーム
分の処理を完了する。パスメモリ書き込みブロック５０
４は１フレーム分の書き込みを終了すると、１フレーム
完了信号をシーケンサー５０１に返す。この信号を受け
てシーケンサー５０１はパスメモリトレースバックブロ
ック５０５ヘトレースバック開始信号を送出する。トレ
ースバックブロック５０５は、開始信号を受けるとトレ
ースバックを開始し、結果はＦＩＬＯ（ｆｉｒｓｔｉｎ
ｌａｓｔｏｕｔ）回路に蓄えられる。１フレーム分のト
レースバックを完了すると、トレースバックブロック
は、完了通知をシーケンサー５０１へ返す。シーケンサ
ー５０１はデータ出力ブロック５０６ヘデータ出力とＣ
ＲＣチェックの開始を送出し、データ出力ブロック５０
６は、送出タイミングに併せてデータ送出とＣＲＣのチ
ェックを行い、完了したらシーケンサー５０１ヘ完了通
知を送出する。シーケンサーは各ブロックの動作が完了
したらそのブロックの動作クロックを停止しバッテリセ
ービングモードにしている。また、１フレームのデータ
長を時間圧縮して受け取る様になっており、フレーム間
のあいた時間で卜レースバックを行う様に構成されてい
るので、フレームを連続して受信することも可能な構造
になっている。この様に基本的に開始信号と完了信号に
よって事象起動型に構成されているので、シンボルレー
トが変わった場合にも各ブロックの動作最大速度以内な
ら処理することが出来、しかも、動作が完了したブロッ
クはバッテリセービングがはかられるので低消費電力化
が可能なフレキシプルな構成になつている。更に各ブロ
ックが独立に試験出来るというメリットもある。
定データが入力されると、直並列変換開始信号をブラン
チメトリックブロック５０２に送る。ブランチメトリッ
クブロック５０２は開始信号を受け取ると、直並列変換
を行いＡＣＳ動作に連動してブランチメトリックを送出
出来る体制を作り、変換完了信号をシーケンサー５０１
に返す。シーケンサー５０１は、ブランチメトリックの
体制が整ったことを知ると、パスメトリック＆ＡＣＳブ
ロック５０３に生成多項式回路用の信号の開始と、ＡＣ
Ｓ動作の開始信号を送る。パスメトリック＆ＡＣＳフロ
ック５０３は、開始信号を受け取ると、ＡＣＳ動作に連
動して生成多項式回路にＡＣＳ操作に対応した信号を送
りながらＡＣＳ動作を開始する。ＡＣＳ動作によって得
られた判定結果は、パスメモリ書き込みブロック５０４
に送られ、シーケンサー５０１からの書き込み開始信号
によって書き込みが行われる。この動作を繰り返し行
い、３シンボルによって判定される全てのステートを完
了すると、シーケンサー５０１は次の３シンボルが入力
される迄各ブロックの動作クロックを止めてバッテリセ
ービングを動作を行う。次の３シンボルについても同様
な処理を行い、これを繰り返すことによって１フレーム
分の処理を完了する。パスメモリ書き込みブロック５０
４は１フレーム分の書き込みを終了すると、１フレーム
完了信号をシーケンサー５０１に返す。この信号を受け
てシーケンサー５０１はパスメモリトレースバックブロ
ック５０５ヘトレースバック開始信号を送出する。トレ
ースバックブロック５０５は、開始信号を受けるとトレ
ースバックを開始し、結果はＦＩＬＯ（ｆｉｒｓｔｉｎ
ｌａｓｔｏｕｔ）回路に蓄えられる。１フレーム分のト
レースバックを完了すると、トレースバックブロック
は、完了通知をシーケンサー５０１へ返す。シーケンサ
ー５０１はデータ出力ブロック５０６ヘデータ出力とＣ
ＲＣチェックの開始を送出し、データ出力ブロック５０
６は、送出タイミングに併せてデータ送出とＣＲＣのチ
ェックを行い、完了したらシーケンサー５０１ヘ完了通
知を送出する。シーケンサーは各ブロックの動作が完了
したらそのブロックの動作クロックを停止しバッテリセ
ービングモードにしている。また、１フレームのデータ
長を時間圧縮して受け取る様になっており、フレーム間
のあいた時間で卜レースバックを行う様に構成されてい
るので、フレームを連続して受信することも可能な構造
になっている。この様に基本的に開始信号と完了信号に
よって事象起動型に構成されているので、シンボルレー
トが変わった場合にも各ブロックの動作最大速度以内な
ら処理することが出来、しかも、動作が完了したブロッ
クはバッテリセービングがはかられるので低消費電力化
が可能なフレキシプルな構成になつている。更に各ブロ
ックが独立に試験出来るというメリットもある。
【００３２】図６は、バックトレースにおけるパスメモ
リの段数を複数ブロックからなる長さに打ち切る際、前
後の打ち切り範囲がブロック単位で重なり合うように構
成した例である。
リの段数を複数ブロックからなる長さに打ち切る際、前
後の打ち切り範囲がブロック単位で重なり合うように構
成した例である。
【００３３】同図において、最初に使用するパスメモリ
は６０１−１で、パスメモリ６０１−１の最後迄判定デ
ータが蓄積されると最尤判定回路によって設定されたバ
ックトレース開始位置より開始して半分迄バックトレー
スを行った位置より検出されるデータを複合データとし
て使用している。次にパスメモリの状態は６０１−２の
状態となり、半分のパスメモリのデータが追加されると
最後の最尤判定された位置から同様にバックトレースを
開始し、後半の結果のみを複合データとして使用する。
パスメモリ６０１−３〜も同様に行って重なり合うよう
にトレースバックを行っいブロック単位で打ち切った範
囲を複合したものである。パスメモリ６０１−１，６０
１−２，６０３−３，・・・は同一のパスメモリで、前
半と後半をつないだリングバッファ構成となっており、
ＡＣＳからの判定結果はシームレスに蓄積される。従っ
て、トレースバックを開始するメモリアドレスの位置
は、右図に示すＡ点とＢ点交互に使う様にアドレス制御
を行えばよい。はじめの実施例では、フレームとフレー
ムの間にバックトレースを行っておりフレーム単位で時
間圧縮してバックトレース用の時間を稼いでいたが、こ
の例では、フレームをブロック単位で分割している為、
半ブロック単位で時間圧縮を行い、トレースバックの時
間を稼いでいる。
は６０１−１で、パスメモリ６０１−１の最後迄判定デ
ータが蓄積されると最尤判定回路によって設定されたバ
ックトレース開始位置より開始して半分迄バックトレー
スを行った位置より検出されるデータを複合データとし
て使用している。次にパスメモリの状態は６０１−２の
状態となり、半分のパスメモリのデータが追加されると
最後の最尤判定された位置から同様にバックトレースを
開始し、後半の結果のみを複合データとして使用する。
パスメモリ６０１−３〜も同様に行って重なり合うよう
にトレースバックを行っいブロック単位で打ち切った範
囲を複合したものである。パスメモリ６０１−１，６０
１−２，６０３−３，・・・は同一のパスメモリで、前
半と後半をつないだリングバッファ構成となっており、
ＡＣＳからの判定結果はシームレスに蓄積される。従っ
て、トレースバックを開始するメモリアドレスの位置
は、右図に示すＡ点とＢ点交互に使う様にアドレス制御
を行えばよい。はじめの実施例では、フレームとフレー
ムの間にバックトレースを行っておりフレーム単位で時
間圧縮してバックトレース用の時間を稼いでいたが、こ
の例では、フレームをブロック単位で分割している為、
半ブロック単位で時間圧縮を行い、トレースバックの時
間を稼いでいる。
【００３４】
【発明の効果】以上説明した様に、請求項１に記載の本
発明のビタビデコーダを用いれば、超低消費電力化が可
能な小型軽量で操作性を向上させることができる。
発明のビタビデコーダを用いれば、超低消費電力化が可
能な小型軽量で操作性を向上させることができる。
【００３５】更に、請求項２に記載の本発明は、従来の
構成であるＤＳＰとビタビ用アクセラレータの組み合わ
せよりも、最小限の最適化されたハードウェア構成で実
現出来るので、低消費電力化が必須条件である携帯電話
に適するように、超低消費電力化が可能な小型軽量で操
作性を向上させることができる。
構成であるＤＳＰとビタビ用アクセラレータの組み合わ
せよりも、最小限の最適化されたハードウェア構成で実
現出来るので、低消費電力化が必須条件である携帯電話
に適するように、超低消費電力化が可能な小型軽量で操
作性を向上させることができる。
【００３６】更に、請求項３に記載の本発明は、パスメ
モリを複数個に分割しチップセレクト信号により分割し
たパスメモリの選択を行うことにより更に低消費電力化
されたビタビデコーダを提供することができる。
モリを複数個に分割しチップセレクト信号により分割し
たパスメモリの選択を行うことにより更に低消費電力化
されたビタビデコーダを提供することができる。
【００３７】更に、請求項４に記載の本発明は、パスメ
トリック用ＲＡＭを分割し、分割したメトリック毎にＡ
ＣＳ回路を具備しているので、並列処理による高速化が
可能であり、上述の様にバックトレースも完全にハード
構成で実現しているので高速化に適したビタビデコーダ
を提供することができる。
トリック用ＲＡＭを分割し、分割したメトリック毎にＡ
ＣＳ回路を具備しているので、並列処理による高速化が
可能であり、上述の様にバックトレースも完全にハード
構成で実現しているので高速化に適したビタビデコーダ
を提供することができる。
【００３８】更に、請求項５に記載の本発明のビタビデ
コーダは、ＡＣＳの開始やバックトレースの開始信号に
より事象起動型で構成されているので、動作クロックか
らの制限を解放し、設計にフレキシビリティを持たせる
ことが出来るといった特徴をもっている。
コーダは、ＡＣＳの開始やバックトレースの開始信号に
より事象起動型で構成されているので、動作クロックか
らの制限を解放し、設計にフレキシビリティを持たせる
ことが出来るといった特徴をもっている。
【００３９】更に、請求項６に記載の本発明は、長いフ
レームを有する信号であっても、ブロック単位でパスメ
モリのトランケーションを行うことが出来るので、頻繁
にバックトレースを行う必要がなく、従って電力効率の
よいビタビデコーダを提供することができる。
レームを有する信号であっても、ブロック単位でパスメ
モリのトランケーションを行うことが出来るので、頻繁
にバックトレースを行う必要がなく、従って電力効率の
よいビタビデコーダを提供することができる。
【００４０】更に、請求項７、８に記載の本発明は、メ
モリトランケーションで前後の打ち切った範囲がブロッ
ク単位で重なり合う様に構成した場合でもパスメモリを
リングバッファ状に組むことによりメモリ容量を少なく
構成することができる。
モリトランケーションで前後の打ち切った範囲がブロッ
ク単位で重なり合う様に構成した場合でもパスメモリを
リングバッファ状に組むことによりメモリ容量を少なく
構成することができる。
【００４１】更に、請求項９に記載の本発明は、ブロッ
ク単位に入カデータを時間圧縮して処理を行うことで、
ブロック毎に生じるトレースバックを事象起動型の恩恵
を受け、スムーズに処理することができる。
ク単位に入カデータを時間圧縮して処理を行うことで、
ブロック毎に生じるトレースバックを事象起動型の恩恵
を受け、スムーズに処理することができる。
【図１】本発明のビタビデコーダの実施の形態の構成例
を示すブロック図である。
を示すブロック図である。
【図２】図１のＲＡＭによって構成されるパスメトリッ
クを含むＡＣＳ回路の例を示すブロック図である。
クを含むＡＣＳ回路の例を示すブロック図である。
【図３】本発明によるブランチメトリック発生回路の例
を示すブロック図である。
を示すブロック図である。
【図４】本発明によりＭ段の並列処理を施した場合の動
作を示す説明図である。
作を示す説明図である。
【図５】本発明の他の実施の形態による事象起動型の構
成例を示すブロック図である。
成例を示すブロック図である。
【図６】（ａ）、（ｂ）は本発明の他の実施の形態によ
るブロック化パスメモリ打ち切り回路の例を示す説明図
である。
るブロック化パスメモリ打ち切り回路の例を示す説明図
である。
【図７】従来のビタビデコーダの実施の形態の構成例を
示すブロック図である。
示すブロック図である。
１ パスメモリ（ＲＡＭ） ５、９ デコーダ ７ アップカウンタ ８ シフトレジスタ １１ カウンタ １０１、１０５ パスメトリックメモリ １０２ カウンタ １１０、１１１、１１２、１１３ レジスタ ２０１ 直並列変換器 ２０２、２０３、２０４、２１０ ２の補数回路 ５０１ シーケンサー ５０２ ブランチメトリックブロック ５０３ パスメトリック＆ＡＣＳブロック ５０４ パスメモリ書き込みブロック ５０５ トレースバックブロック ５０６ データ出力ブロック ６０１−１〜５ パスメモリ
Claims (9)
- 【請求項１】 入力信号をビタビ復号化するビタビデコ
ーダにおいて、 パスメモリと、少なくとも拘束長−１を段数とするシフ
トレジスタとを有し、且つ該シフトレジスタからの信号
を制御信号とするデータセレクタによりバックトレース
用のアドレスカウンタによって指定された前記パスメモ
リの内容を選択し、その結果を前記シフトレジスタに入
力するバックトレース回路を具備することを特徴とする
ビタビデコーダ。 - 【請求項２】 第１のＲＡＭによって構成されるパスメ
モリを含むパックトレース回路と、第２のＲＡＭによっ
て構成されるパスメトリックを含むＡＣＳ回路と、ブラ
ンチメトリック回路よりなり、前記パスメモリを含むバ
ックトレース回路は、少なくとも（拘束長−１）を段数
とするシフトレジスタを有し、該シフトレジスタからの
信号を制御信号とするデータセレクタによりバックトレ
ース用のアドレスカウンタによって指定された前記パス
メモリの内容を選択し、その結果を該シフトレジスタに
入力するように構成したことを特徴とするビタビデコー
ダ。 - 【請求項３】 前記第１のＲＡＭによって構成されるパ
スメモリを複数個に分割し、前記シフトレジスタの少な
くとも１個の上位ビットによりチップセレクト信号を形
成し、該チップセレクト信号によって分割したパスメモ
リの選択を行い、前記シフトレジスタの残りのビットを
制御信号とするデータセレクタにより前記バックトレー
ス用カウンタと該チップセレクト信号により選択された
パスメモリの内容を選択し、その結果を前記シフトレジ
スタに入力するように構成したことを特徴とする請求項
２に記載のビタビデコーダ。 - 【請求項４】 前記第２のＲＡＭによって構成されるパ
スメトリックを複数個に分割し、分割したパスメトリッ
ク毎に前記ＡＣＳ回路を具備させ、ＡＣＳによって選択
された生き残りパスに対応する加算値をその状態の尤度
として前記パスメトリックに記憶する際、分割したメモ
リ群毎に書き込みを行うように構成したことを特徴とす
る請求項２または３に記載のビタビデコーダ。 - 【請求項５】 前記ＡＣＳの開始及び前記バックトレー
スの開始信号によりそれぞれ動作を開始するＡＣＳ回路
とバックトレース回路を有し、それぞれの開始信号によ
って事象起動するように構成したことを特徴とする請求
項２ないし４のいずれか１項に記載のビタビデコーダ。 - 【請求項６】 前記バックトレース回路におけるパスメ
モリの段数を複数ブロックから成る適当な長さに打ち切
る際、前後の打ち切った範囲がブロック単位で重なり合
うように構成し、最尤判定回路によりバックトレース開
始位置を設定し、バックトレースして選択された状態に
対する打ち切りシンボル内の一本の生き残りパスの先頭
のブロックを復号データとすることを特徴とする請求項
２ないし５のいずれか１項に記載のビタビデコーダ。 - 【請求項７】 前記複数ブロックによって分割されたパ
スメモリをブロック毎に回転するリングバッファにて構
成し、バックトレースは最後のブロックの最後のデータ
より開始し、先頭のブロックに対応して得られるデータ
を復号データとすることを特徴とする請求項６に記載の
ビタビデコーダ。 - 【請求項８】 前記複数ブロックによって分割されたパ
スメモリを形成するリングバッファをＲＡＭによって構
成し、ブロック毎のデータの更新はアドレス制御によっ
て実現したことを特徴とする請求項７に記載のビタビデ
コーダ。 - 【請求項９】 前記複数のブロックにそれぞれ対応する
入力データをブロック毎に時間圧縮し、ＡＣＳ処理及び
トレースバック処理を圧縮したタイミングで行うように
構成したことを特徴とする請求項６ないし８のいずれか
１項に記載のビタビデコーダ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365597A JP3277856B2 (ja) | 1997-08-29 | 1997-08-29 | ビタビデコーダ |
| EP98115988A EP0899887B1 (en) | 1997-08-29 | 1998-08-25 | Low-power-consumption viterbi decoder |
| DE69834781T DE69834781T2 (de) | 1997-08-29 | 1998-08-25 | Viterbi-Dekoder mit geringem Leistungsverbrauch |
| US09/143,021 US6337890B1 (en) | 1997-08-29 | 1998-08-28 | Low-power-consumption Viterbi decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365597A JP3277856B2 (ja) | 1997-08-29 | 1997-08-29 | ビタビデコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174800A JPH1174800A (ja) | 1999-03-16 |
| JP3277856B2 true JP3277856B2 (ja) | 2002-04-22 |
Family
ID=16958458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23365597A Expired - Fee Related JP3277856B2 (ja) | 1997-08-29 | 1997-08-29 | ビタビデコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6337890B1 (ja) |
| EP (1) | EP0899887B1 (ja) |
| JP (1) | JP3277856B2 (ja) |
| DE (1) | DE69834781T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3271663B2 (ja) | 1999-06-15 | 2002-04-02 | 日本電気株式会社 | ビタビ復号装置 |
| US6654929B1 (en) * | 1999-10-01 | 2003-11-25 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| US7225393B2 (en) * | 1999-10-01 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| KR100594214B1 (ko) * | 2000-01-19 | 2006-07-03 | 삼성전자주식회사 | 저전력 비터비 복호기 |
| US6601215B1 (en) * | 2000-02-01 | 2003-07-29 | Agere Systems Inc. | Traceback buffer management for VLSI Viterbi decoders |
| KR100510640B1 (ko) * | 2000-03-09 | 2005-08-31 | 엘지전자 주식회사 | 비터비 디코더의 트래이스 백 장치 |
| WO2001069872A2 (en) * | 2000-03-10 | 2001-09-20 | Broadcom Corporation | Architecture for high-speed decision feedback sequence estimation |
| JP3613134B2 (ja) | 2000-05-12 | 2005-01-26 | 日本電気株式会社 | 高速ターボデコーダ |
| JP2002016504A (ja) * | 2000-06-29 | 2002-01-18 | Nec Corp | ターボ復号処理回路、ｃｄｍａ基地局及びターボ復号処理方法 |
| DE10127348A1 (de) | 2001-06-06 | 2002-12-19 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Übertragung von Daten zwischen einem Prozessor und einem Hardware-Rechenwerk |
| CN1442009A (zh) | 2000-07-03 | 2003-09-10 | 因芬尼昂技术股份公司 | 采用多个硬件数据路径实现acs和传输度量操作的维特比均衡器 |
| US6448910B1 (en) * | 2001-03-26 | 2002-09-10 | Morpho Technologies | Method and apparatus for convolution encoding and viterbi decoding of data that utilize a configurable processor to configure a plurality of re-configurable processing elements |
| AU2002357739A1 (en) * | 2001-11-16 | 2003-06-10 | Morpho Technologies | Viterbi convolutional coding method and apparatus |
| US6954885B2 (en) * | 2001-12-14 | 2005-10-11 | Qualcomm Incorporated | Method and apparatus for coding bits of data in parallel |
| US6826207B2 (en) | 2001-12-17 | 2004-11-30 | Peleton Photonic Systems Inc. | Multi-wavelength laser source based on two optical laser beat signal and method |
| JP2005045727A (ja) | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | ビタビ復号器 |
| JP4600183B2 (ja) * | 2005-06-28 | 2010-12-15 | ソニー株式会社 | ビタビ復号装置 |
| TWI305087B (en) | 2006-05-25 | 2009-01-01 | Ind Tech Res Inst | Power adjusting device for a viterbi decoder |
| JP4633759B2 (ja) * | 2007-03-26 | 2011-02-16 | 日本電信電話株式会社 | ビタビ復号器 |
| US8185810B1 (en) * | 2007-04-13 | 2012-05-22 | Link—A—Media Devices Corporation | Low power viterbi trace back architecture |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
| JPH0783280B2 (ja) | 1986-11-10 | 1995-09-06 | 三菱電機株式会社 | 誤り訂正装置 |
| KR910006355B1 (ko) * | 1988-08-18 | 1991-08-21 | 한국 전기 통신공사 | 채널 선택 제어신호를 이용한 멀티플렉서 출력의 인에이블/디스에이블 제어장치 |
| JP2575854B2 (ja) | 1988-12-23 | 1997-01-29 | 日本電信電話株式会社 | ビタビ復号回路 |
| JP2575853B2 (ja) | 1988-12-23 | 1997-01-29 | 日本電信電話株式会社 | ビタビ復号回路 |
| JPH02196525A (ja) | 1989-01-26 | 1990-08-03 | Japan Radio Co Ltd | ビタビ復号器におけるパスメモリ入力方法 |
| JPH02196524A (ja) | 1989-01-26 | 1990-08-03 | Japan Radio Co Ltd | ビタビ復号方式 |
| US5220570A (en) * | 1990-11-30 | 1993-06-15 | The Board Of Trustees Of The Leland Stanford Junior University | Programmable viterbi signal processor |
| JPH0722969A (ja) | 1993-06-16 | 1995-01-24 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JP3191442B2 (ja) | 1992-09-29 | 2001-07-23 | 松下電器産業株式会社 | ビタビ復号用演算装置 |
| JPH06204896A (ja) | 1992-12-28 | 1994-07-22 | Sony Corp | ビタビ復号器 |
| JPH06260944A (ja) | 1993-03-08 | 1994-09-16 | Sony Corp | ビタビ復号器におけるパスメモリ装置 |
| JPH07202725A (ja) | 1993-12-28 | 1995-08-04 | Hitachi Ltd | ビタビ復号器 |
| US5533065A (en) * | 1993-12-28 | 1996-07-02 | At&T Corp. | Decreasing length tracebacks |
| JPH07336239A (ja) | 1994-06-07 | 1995-12-22 | Japan Radio Co Ltd | ビタビ復号器 |
| JPH0846524A (ja) | 1994-07-27 | 1996-02-16 | Matsushita Electric Ind Co Ltd | パスメモリ |
| US5970097A (en) * | 1996-10-15 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Arithmetic apparatus for use in Viterbi decoding |
| US5987490A (en) * | 1997-11-14 | 1999-11-16 | Lucent Technologies Inc. | Mac processor with efficient Viterbi ACS operation and automatic traceback store |
-
1997
- 1997-08-29 JP JP23365597A patent/JP3277856B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-25 EP EP98115988A patent/EP0899887B1/en not_active Expired - Lifetime
- 1998-08-25 DE DE69834781T patent/DE69834781T2/de not_active Expired - Lifetime
- 1998-08-28 US US09/143,021 patent/US6337890B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0899887B1 (en) | 2006-06-07 |
| EP0899887A2 (en) | 1999-03-03 |
| US6337890B1 (en) | 2002-01-08 |
| EP0899887A3 (en) | 2001-10-17 |
| JPH1174800A (ja) | 1999-03-16 |
| DE69834781T2 (de) | 2007-03-29 |
| DE69834781D1 (de) | 2006-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3277856B2 (ja) | ビタビデコーダ | |
| JP3338374B2 (ja) | 演算処理方法および装置 | |
| KR101175826B1 (ko) | 소프트웨어 정의 무선 시스템에서 비터비 복호 장치 및 방법 | |
| US20030097633A1 (en) | High speed turbo codes decoder for 3G using pipelined SISO Log-Map decoders architecture | |
| US20060184855A1 (en) | Turbo decoder architecture for use in software-defined radio systems | |
| US7984368B2 (en) | Method and system for increasing decoder throughput | |
| JPH09232973A (ja) | ビタビ復号器 | |
| US6799295B2 (en) | High speed turbo codes decoder for 3G using pipelined SISO log-map decoders architecture | |
| KR100439211B1 (ko) | 연산처리장치 | |
| JP2001024521A (ja) | ターボデコーダ | |
| JP2007510337A (ja) | 移動通信システムのビタビ／ターボ統合デコーダ | |
| JP2008514158A (ja) | ビタビトレースバックのための分散リング制御回路 | |
| KR20030036845A (ko) | 트렐리스에 기초한 채널 부호화를 위한 복호기 | |
| US7979781B2 (en) | Method and system for performing Viterbi decoding using a reduced trellis memory | |
| US8032811B2 (en) | Efficient almost regular permutation (ARP) interleaver and method | |
| US7752530B2 (en) | Apparatus and method for a collision-free parallel turbo decoder in a software-defined radio system | |
| Chen et al. | Design of a low power viterbi decoder for wireless communication applications | |
| Karim et al. | An area reduced, speed optimized implementation of Viterbi decoder | |
| JP3634333B2 (ja) | ディジタル信号処理プロセッサ | |
| JP3996858B2 (ja) | 演算処理装置 | |
| JPH1146148A (ja) | 演算処理装置とその利用装置 | |
| US20060195770A1 (en) | System and method for multi-mode multi-state path metric addressing | |
| JP2001186025A (ja) | ビタビ復号装置 | |
| JPH10178356A (ja) | 演算処理装置及びそれを用いた無線局装置 | |
| JP2003051750A (ja) | 演算処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140215 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |